Datasheet > 信号电路 > 锁相环或频率合成电路> AD9852/PCB

AD9852/PCB

更新时间： 2024-02-07 22:28:45

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亚德诺 - ADI		数据分配系统
页数	文件大小	规格书
42页	426K
描述
CMOS 300 MHz Complete-DDS

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AD9852/PCB 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFP
包装说明：	HTQFP,	针数：	80
Reach Compliance Code：	unknown	风险等级：	5.65
模拟集成电路 - 其他类型：	PLL FREQUENCY SYNTHESIZER	JESD-30 代码：	S-PQFP-G80
JESD-609代码：	e3	长度：	14 mm
湿度敏感等级：	3	功能数量：	1
端子数量：	80	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	HTQFP	封装形状：	SQUARE
封装形式：	FLATPACK, HEAT SINK/SLUG, THIN PROFILE	峰值回流温度（摄氏度）：	260
认证状态：	COMMERCIAL	座面最大高度：	1.2 mm
最大供电电压 (Vsup)：	3.465 V	最小供电电压 (Vsup)：	3.135 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	MATTE TIN	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	40	宽度：	14 mm
Base Number Matches：	1

AD9852/PCB 数据手册

AD9852

No.

Pin Name

Function

DACBP

Common Bypass Capacitor Connection for Both DACs. A 0.01 µF chip cap from this pin to AVDD

improves harmonic distortion and SFDR slightly. No connect is permissible (slight SFDR degradation).

Common Connection for Both DACs to Set the Full-Scale Output Current. R_SET= 39.9/I_OUT.

Normal R_SETrange is from 8 kΩ (5 mA) to 2 kΩ (20 mA).

This pin provides the connection for the external zero compensation network of the REFCLK

Multiplier’s PLL loop ﬁlter. The zero compensation network consists of a 1.3 kΩ resistor in series

with a 0.01 µF capacitor. The other side of the network should be connected to AVDD as close as

possible to Pin 60. For optimum phase noise performance, the REFCLK Multiplier can be bypassed

by setting the “Bypass PLL” bit in control register 1E.

DAC R_SET

PLL FILTER

DIFF CLK

Differential REFCLK Enable. A high level of this pin enables the differential clock inputs, REFCLK

and REFCLKB ENABLE (Pins 69 and 68 respectively). The minimum differential signal amplitude

required is 800 mV p-p. The centerpoint or common-mode range of the differential signal ranges

from 1.6 V to 1.9 V.

REFCLKB

REFCLK

The Complementary (180 Degrees Out-of-Phase) Differential Clock Signal. User should tie this pin

high or low when single-ended clock mode is selected. Same signal levels as REFCLK.

Single-Ended Reference Clock Input or One of Two Differential Clock Signals. Normal 3.3 V CMOS

logic levels or 1 V p-p sine wave centered about 1.6 V.

Selects Between Serial Programming Mode (Logic LOW) and Parallel Programming Mode

(Logic High).

Initializes the serial/parallel programming bus to prepare for user programming; sets programming

registers to a “do-nothing” state deﬁned by the default values seen in the Table V. Active on logic

high. Asserting MASTER RESET is essential for proper operation upon power-up.

S/P SELECT

MASTER

RESET

REV. 0

–6–

1...3 4 567 8 9...42

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型号	品牌	描述	获取价格	数据表
AD9852_07	ADI	CMOS 300 MSPS Complete DDS	获取价格
AD9852ASQ	ADI	CMOS 300 MHz Complete-DDS	获取价格
AD9852ASQZ	ADI	CMOS 300 MSPS Complete DDS	获取价格
AD9852AST	ADI	CMOS 300 MHz Complete-DDS	获取价格
AD9852ASTRL	ADI	IC PLL FREQUENCY SYNTHESIZER, 20 MHz, PQFP80, MS-026BEC, LQFP-80, PLL or Frequency Synthes	获取价格
AD9852ASTZ	ADI	CMOS 300 MSPS Complete DDS	获取价格

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