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Datasheet > 信号电路 > 锁相环或频率合成电路> AD9852/PCB
AD9852/PCB PDF预览

AD9852/PCB

更新时间： 2024-01-12 18:00:16
品牌 Logo 应用领域
亚德诺 - ADI 数据分配系统
页数 文件大小 规格书
42页 426K
描述
CMOS 300 MHz Complete-DDS

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AD9852/PCB 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFP
包装说明：HTQFP,针数：80
Reach Compliance Code：unknown风险等级：5.65
模拟集成电路 - 其他类型：PLL FREQUENCY SYNTHESIZERJESD-30 代码：S-PQFP-G80
JESD-609代码：e3长度：14 mm
湿度敏感等级：3功能数量：1
端子数量：80最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：HTQFP封装形状：SQUARE
封装形式：FLATPACK, HEAT SINK/SLUG, THIN PROFILE峰值回流温度（摄氏度）：260
认证状态：COMMERCIAL座面最大高度：1.2 mm
最大供电电压 (Vsup)：3.465 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：MATTE TIN端子形式：GULL WING
端子节距：0.65 mm端子位置：QUAD
处于峰值回流温度下的最长时间：40宽度：14 mm
Base Number Matches：1

AD9852/PCB 数据手册

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AD9852  
Test  
Level  
AD9852ASQ  
Typ  
AD9852AST  
Typ  
Parameter  
Temp  
Min  
Max  
Min  
Max  
Unit  
MASTER RESET DURATION  
25°C  
IV  
10  
10  
SysClk Cycles  
COMPARATOR INPUT CHARACTERISTICS  
Input Capacitance  
Input Resistance  
Input Current  
Hysteresis  
25°C  
25°C  
25°C  
25°C  
V
IV  
I
3
3
pF  
kΩ  
µA  
mV p-p  
500  
±1  
10  
500  
±1  
10  
±1  
±5  
20  
±5  
20  
IV  
COMPARATOR OUTPUT CHARACTERISTICS  
Logic “1” Voltage, High Z Load  
Logic “0” Voltage, High Z Load  
Output Power, 50 Ω Load, 120 MHz Toggle Rate 25°C  
Propagation Delay  
FULL  
FULL  
VI  
VI  
I
IV  
I
3.10  
9
3.10  
9
V
V
dBm  
ns  
%
0.16  
+10  
0.16  
+10  
11  
3
±1  
2
350  
400  
11  
3
±1  
2
350  
400  
25°C  
25°C  
25°C  
25°C  
25°C  
25°C  
Output Duty Cycle Error2  
Rise/Fall Time, 5 pF Load  
Toggle Rate, High Z Load  
Toggle Rate, 50 Ω Load  
Output Cycle-to-Cycle Jitter3  
–10  
–10  
V
ns  
IV  
IV  
IV  
300  
375  
300  
375  
MHz  
MHz  
ps rms  
3
3
COMPARATOR NARROWBAND SFDR4  
10 MHz (±1 MHz)  
10 MHz (±250 kHz)  
10 MHz (±50 kHz)  
41 MHz (±1 MHz)  
41 MHz (±250 kHz)  
41 MHz (±50 kHz)  
119 MHz (±1 MHz)  
119 MHz (± 250 kHz)  
119 MHz (± 50 kHz)  
25°C  
25°C  
25°C  
25°C  
25°C  
25°C  
25°C  
25°C  
25°C  
V
V
V
V
V
V
V
V
V
84  
84  
92  
76  
82  
89  
73  
73  
83  
84  
84  
92  
76  
82  
89  
73  
73  
83  
dBc  
dBc  
dBc  
dBc  
dBc  
dBc  
dBc  
dBc  
dBc  
CLOCK GENERATOR OUTPUT JITTER4  
5 MHz AOUT  
40 MHz AOUT  
25°C  
25°C  
25°C  
V
V
V
23  
12  
7
23  
12  
7
ps rms  
ps rms  
ps rms  
100 MHz AOUT  
PARALLEL I/O TIMING CHARACTERISTICS  
TASU (Address Setup Time to WR Signal Active)  
TADHW (Address Hold Time to WR Signal Inactive)  
TDSU (Data Setup Time to WR Signal Inactive)  
TDHD (Data Hold Time to WR Signal Inactive)  
TWRLOW (WR Signal Minimum Low Time)  
TWRHIGH (WR Signal Minimum High Time)  
TWR (WR Signal Minimum Period)  
FULL  
FULL  
FULL  
FULL  
FULL  
FULL  
FULL  
FULL  
FULL  
FULL  
FULL  
IV  
IV  
IV  
IV  
IV  
IV  
IV  
V
4
3
2
0
3
7
10  
15  
5
4
3
2
0
3
7
10  
15  
5
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
TADV (Address to Data Valid Time)  
TADHR (Address Hold Time to RD Signal Inactive)  
TRDLOV (RD Low-to-Output Valid)  
15  
15  
IV  
IV  
IV  
15  
10  
15  
10  
TRDHOZ (RD High-to-Data Three-State)  
SERIAL I/O TIMING CHARACTERISTICS  
TPRE (CS Setup Time)  
TSCLK (Period of Serial Data Clock)  
TDSU (Serial Data Setup Time)  
TSCLKPWH (Serial Data Clock Pulsewidth High)  
TSCLKPWL (Serial Data Clock Pulsewidth Low)  
TDHLD (Serial Data Hold Time)  
FULL  
FULL  
FULL  
FULL  
FULL  
FULL  
FULL  
IV  
IV  
IV  
IV  
IV  
IV  
V
30  
100  
30  
40  
40  
0
30  
100  
30  
40  
40  
0
ns  
ns  
ns  
ns  
ns  
ns  
ns  
TDV (Data Valid Time)  
30  
30  
CMOS LOGIC INPUTS  
Logic “1” Voltage  
Logic “0” Voltage  
Logic “1” Current  
Logic “0” Current  
Input Capacitance  
25°C  
25°C  
25°C  
25°C  
25°C  
I
I
IV  
IV  
V
2.7  
2.7  
V
V
µA  
µA  
pF  
0.4  
±5  
±5  
0.4  
±5  
±5  
3
3
REV. 0  
–3–  
1234567...42

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