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Datasheet > 信号电路 > 锁相环或频率合成电路> AD9852/PCB
AD9852/PCB PDF预览

AD9852/PCB

更新时间： 2024-02-04 07:33:56
品牌 Logo 应用领域
亚德诺 - ADI 数据分配系统
页数 文件大小 规格书
42页 426K
描述
CMOS 300 MHz Complete-DDS

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AD9852/PCB 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFP
包装说明：HTQFP,针数：80
Reach Compliance Code：unknown风险等级：5.65
模拟集成电路 - 其他类型：PLL FREQUENCY SYNTHESIZERJESD-30 代码：S-PQFP-G80
JESD-609代码：e3长度：14 mm
湿度敏感等级：3功能数量：1
端子数量：80最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：HTQFP封装形状：SQUARE
封装形式：FLATPACK, HEAT SINK/SLUG, THIN PROFILE峰值回流温度（摄氏度）：260
认证状态：COMMERCIAL座面最大高度：1.2 mm
最大供电电压 (Vsup)：3.465 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：MATTE TIN端子形式：GULL WING
端子节距：0.65 mm端子位置：QUAD
处于峰值回流温度下的最长时间：40宽度：14 mm
Base Number Matches：1

AD9852/PCB 数据手册

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(VS = 3.3 V ؎ 5%, RSET = 3.9 k⍀ external reference clock frequency = 30 MHz with  
REFCLK Multiplier enabled at 10
؋
 for AD9852ASQ, external reference clock frequency = 20 MHz with REFCLK Multiplier enabled at 10
؋
 for  
AD9852–SPECIFICATIONS  
AD9852AST, unless otherwise noted.)  
Test  
Level  
AD9852ASQ  
Typ  
AD9852AST  
Typ  
Parameter  
Temp  
Min  
Max  
Min  
Max  
Unit  
REF CLOCK INPUT CHARACTERISTICS1  
Internal Clock Frequency Range  
External REF Clock Frequency Range  
REFCLK Multiplier Enabled  
REFCLK Multiplier Disabled  
Duty Cycle  
FULL  
VI  
5
300  
5
200  
MHz  
FULL  
FULL  
25°C  
25°C  
25°C  
VI  
VI  
V
IV  
IV  
5
5
75  
300  
5
5
50  
200  
MHz  
MHz  
%
pF  
kΩ  
50  
3
100  
50  
3
100  
Input Capacitance  
Input Impedance  
Differential Mode Common-Mode Voltage Range  
Minimum Signal Amplitude  
Common-Mode Range  
VIH (Single-Ended Mode)  
VIL (Single-Ended Mode)  
25°C  
25°C  
25°C  
25°C  
IV  
IV  
IV  
IV  
800  
1.6  
2.3  
800  
1.6  
2.3  
mV p-p  
1.75  
1.9  
1
1.75  
1.9  
1
V
V
V
DAC STATIC OUTPUT CHARACTERISTICS  
Output Update Speed  
Resolution  
Sine and Aux. DAC Full-Scale Output Current  
Gain Error  
Output Offset  
Differential Nonlinearity  
Integral Nonlinearity  
Output Impedance  
FULL  
25°C  
25°C  
25°C  
25°C  
25°C  
25°C  
25°C  
25°C  
I
300  
200  
MSPS  
Bits  
mA  
% FS  
µA  
LSB  
LSB  
kΩ  
IV  
IV  
I
I
I
I
I
I
12  
10  
12  
10  
5
–6  
20  
+2.25  
2
1.25  
1.66  
5
–6  
20  
+2.25  
2
1.25  
1.66  
0.3  
0.6  
100  
0.3  
1
100  
Voltage Compliance Range  
–0.5  
+1.0  
–0.5  
+1.0  
V
DAC WIDEBAND SFDR  
1 MHz to 20 MHz AOUT  
20 MHz to 40 MHz AOUT  
40 MHz to 60 MHz AOUT  
60 MHz to 80 MHz AOUT  
80 MHz to 100 MHz AOUT  
100 MHz to 120 MHz AOUT  
25°C  
25°C  
25°C  
25°C  
25°C  
25°C  
V
V
V
V
V
V
58  
56  
52  
48  
48  
50  
58  
56  
52  
48  
48  
dBc  
dBc  
dBc  
dBc  
dBc  
dBc  
DAC NARROWBAND SFDR  
10 MHz AOUT (±1 MHz)  
10 MHz AOUT (±250 kHz)  
10 MHz AOUT (±50 kHz)  
41 MHz AOUT (±1 MHz)  
41 MHz AOUT (±250 kHz)  
41 MHz AOUT (±50 kHz)  
119 MHz AOUT (±1 MHz)  
119 MHz AOUT (±250 kHz)  
119 MHz AOUT (±50 kHz)  
25°C  
25°C  
25°C  
25°C  
25°C  
25°C  
25°C  
25°C  
25°C  
V
V
V
V
V
V
V
V
V
83  
83  
91  
82  
84  
89  
71  
77  
83  
83  
83  
91  
82  
84  
89  
71  
77  
83  
dBc  
dBc  
dBc  
dBc  
dBc  
dBc  
dBc  
dBc  
dBc  
RESIDUAL PHASE NOISE  
(AOUT = 5 MHz, Ext. CLK = 30 MHz,  
REFCLK Multiplier Engaged at 10×)  
1 kHz Offset  
25°C  
25°C  
25°C  
V
V
V
140  
138  
142  
140  
138  
142  
dBc/Hz  
dBc/Hz  
dBc/Hz  
10 kHz Offset  
100 kHz Offset  
(AOUT = 5 MHz, Ext. CLK = 300 MHz,  
REFCLK Multiplier Bypassed)  
1 kHz Offset  
10 kHz Offset  
100 kHz Offset  
25°C  
25°C  
25°C  
V
V
V
142  
148  
152  
142  
148  
152  
dBc/Hz  
dBc/Hz  
dBc/Hz  
PIPELINE DELAYS  
Phase Accumulator and DDS Core  
Inverse Sinc Filter  
25°C  
25°C  
25°C  
IV  
IV  
IV  
17  
12  
10  
17  
12  
10  
SysClk Cycles  
SysClk Cycles  
SysClk Cycles  
Digital Multiplier  
REV. 0  
–2–  
1234567...42

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