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Datasheet > 微控制器和处理器 > 时钟发生器> AD9548BCPZ-REEL7
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AD9548BCPZ-REEL7

更新时间： 2024-01-11 19:16:53
品牌 Logo 应用领域
亚德诺 - ADI 晶体时钟发生器微控制器和处理器外围集成电路
页数 文件大小 规格书
112页 1935K
描述
Quad/Octal Input Network Clock Generator/Synchronizer

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AD9548BCPZ-REEL7 技术参数

是否无铅：含铅是否Rohs认证：符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN,针数：88
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.3
Is Samacsys：NJESD-30 代码：S-XQCC-N88
JESD-609代码：e3长度：12 mm
湿度敏感等级：3端子数量：88
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260主时钟/晶体标称频率：1000 MHz
认证状态：Not Qualified座面最大高度：0.9 mm
最大供电电压：1.89 V最小供电电压：1.71 V
标称供电电压：1.8 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：40宽度：12 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHERBase Number Matches：1

AD9548BCPZ-REEL7 数据手册

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AD9548  
Parameter  
Min  
900  
6
Typ  
Max  
Unit  
Test Conditions/Comments  
SYSTEM CLOCK PLL ENABLED  
PLL Output Frequency Range  
Phase-Frequency Detector (PFD) Rate  
Frequency Multiplication Range  
VCO Gain  
1000  
150  
255  
MHz  
MHz  
Assumes valid system clock and PFD rates  
70  
MHz/V  
High Frequency Path  
Input Frequency Range  
Minimum Input Slew Rate  
100.1  
200  
500  
8
MHz  
V/ꢀs  
Minimum limit imposed for jitter  
performance  
Binary steps (M = 1, 2, 4, 8)  
Internally generated  
Frequency Divider Range  
Common-Mode Voltage  
1
1
V
Differential Input Voltage Sensitivity  
100  
mV p-p  
Minimum voltage across pins required to  
ensure switching between logic states;  
the instantaneous voltage on either pin  
must not exceed the supply rails; can  
accommodate single-ended input by ac  
grounding unused input  
Input Capacitance  
Input Resistance  
3
2.5  
pF  
kΩ  
Single-ended, each pin  
Low Frequency Path  
Input Frequency Range  
Minimum Input Slew Rate  
3.5  
50  
100  
MHz  
V/ꢀs  
Minimum limit imposed for jitter  
performance  
Common-Mode Voltage  
1.2  
V
Internally generated  
Differential Input Voltage Sensitivity  
100  
mV p-p  
Minimum voltage across pins required to  
ensure switching between logic states;  
the instantaneous voltage on either pin  
must not exceed the supply rails; can  
accommodate single-ended input by ac  
grounding unused input  
Input Capacitance  
Input Resistance  
3
4
pF  
kΩ  
Single-ended, each pin  
Crystal Resonator Path  
Crystal Resonator Frequency Range  
Maximum Crystal Motional Resistance  
10  
50  
100  
MHz  
Ω
Fundamental mode, AT cut  
See the System Clock Inputs section for  
recommendations  
DISTRIBUTION CLOCK INPUTS (CLKINP/CLKINN)  
Table 7.  
Parameter  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
DISTRIBUTION CLOCK INPUTS (CLKINP/CLKINN)  
Input Frequency Range  
Minimum Slew Rate  
62.5  
75  
500  
MHz  
V/ꢀs  
Minimum limit imposed for jitter  
performance.  
Common-Mode Voltage  
700  
mV  
Internally generated.  
Differential Input Voltage Sensitivity  
100  
−15  
mV p-p  
Capacitive coupling required; can  
accommodate single-ended input  
by ac grounding unused input; the  
instantaneous voltage on either pin  
must not exceed the supply rails.  
Differential Input Power Sensitivity  
dBm  
The same as voltage sensitivity but  
specified as power into a 50 Ω load.  
Input Capacitance  
Input Resistance  
3
5
pF  
kΩ  
Each pin has a 2.5 kΩ internal dc-  
bias resistance.  
Rev. 0 | Page 6 of 112  
 
1...3456789...112

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