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Datasheet > 微控制器和处理器 > 时钟发生器> AD9548BCPZ-REEL7
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AD9548BCPZ-REEL7

更新时间： 2024-01-27 03:21:23
品牌 Logo 应用领域
亚德诺 - ADI 晶体时钟发生器微控制器和处理器外围集成电路
页数 文件大小 规格书
112页 1935K
描述
Quad/Octal Input Network Clock Generator/Synchronizer

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AD9548BCPZ-REEL7 技术参数

是否无铅：含铅是否Rohs认证：符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN,针数：88
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.3
Is Samacsys：NJESD-30 代码：S-XQCC-N88
JESD-609代码：e3长度：12 mm
湿度敏感等级：3端子数量：88
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260主时钟/晶体标称频率：1000 MHz
认证状态：Not Qualified座面最大高度：0.9 mm
最大供电电压：1.89 V最小供电电压：1.71 V
标称供电电压：1.8 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：40宽度：12 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHERBase Number Matches：1

AD9548BCPZ-REEL7 数据手册

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AD9548  
Parameter  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
Incremental Power Dissipation  
Conditions = typical configuration; table values show the  
change in power due to the indicated operation.  
SYSCLK PLL Off  
Input Reference On  
Differential  
Single-Ended  
Output Distribution Driver On  
LVDS  
−105  
mW  
fSYSCLK = 1 GHz1; high frequency direct input mode.  
7
13  
mW  
mW  
70  
75  
65  
mW  
mW  
mW  
LVPECL  
CMOS  
A single 3.3 V CMOS output with a 10 pF load.  
1 fSYSCLK is the frequency at the SYSCLKP and SYSCLKN pins.  
2 fS is the sample rate of the output DAC.  
3 fDDS is the output frequency of the DDS.  
LOGIC INPUTS (M7 TO M0, RESET, TDI, TCLK, TMS)  
Table 4.  
Parameter  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
LOGIC INPUTS (M7 to M0, RESET, TDI, TCLK, TMS)  
Input High Voltage (VIH)  
2.1  
V
Input Low Voltage (VIL)  
0.8  
V
Input Current (IINH, IINL  
Input Capacitance (CIN)  
)
80  
3
200  
μA  
pF  
LOGIC OUTPUTS (M7 TO M0, IRQ, TDO)  
Table 5.  
Parameter  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
LOGIC OUTPUTS (M7 to M0, IRQ, TDO)  
Output High Voltage (VOH  
)
2.7  
V
V
IOH = 1 mA  
IOL = 1 mA  
Output Low Voltage (VOL  
)
0.4  
IRQ Leakage Current  
Active Low Output Mode  
Active High Output Mode  
Open-drain mode  
VOH = 3.3 V  
VOL =-0 V  
1
1
ꢀA  
ꢀA  
SYSTEM CLOCK INPUTS (SYSCLKP/SYSCLKN)  
Table 6.  
Parameter  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
SYSTEM CLOCK PLL BYPASSED  
Input Frequency Range  
Minimum Input Slew Rate  
500  
1000  
1000  
MHz  
V/ꢀs  
Minimum limit imposed for jitter  
performance  
Duty Cycle  
Common-Mode Voltage  
Differential Input Voltage Sensitivity  
40  
60  
%
V
mV p-p  
1.2  
Internally generated  
100  
Minimum voltage across pins required to  
ensure switching between logic states;  
the instantaneous voltage on either pin  
must not exceed the supply rails; can  
accommodate single-ended input by ac  
grounding unused input  
Input Capacitance  
Input Resistance  
2
2.5  
pF  
kΩ  
Single-ended, each pin  
Rev. 0 | Page 5 of 112  
 
 
 
 
12345678...112

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