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AD9510BCPZ-REEL7

更新时间： 2024-01-13 01:03:50

品牌	Logo	应用领域
亚德诺 - ADI		时钟
页数	文件大小	规格书
60页	589K
描述
1.2 GHz Clock Distribution IC, PLL Core, Dividers, Delay Adjust, Eight Outputs

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AD9510BCPZ-REEL7 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFN
包装说明：	HVQCCN, LCC64,.35SQ,20	针数：	64
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	1.34
系列：	9510	输入调节：	DIFFERENTIAL MUX
JESD-30 代码：	S-XQCC-N64	JESD-609代码：	e3
长度：	9 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
湿度敏感等级：	3	功能数量：	1
反相输出次数：		端子数量：	64
实输出次数：	8	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	UNSPECIFIED
封装代码：	HVQCCN	封装等效代码：	LCC64,.35SQ,20
封装形状：	SQUARE	封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：	260	电源：	3.3 V
Prop。Delay @ Nom-Sup：	0.695 ns	传播延迟（tpd）：	1.76 ns
认证状态：	Not Qualified	Same Edge Skew-Max（tskwd）：	1.43 ns
座面最大高度：	1 mm	子类别：	Clock Drivers
最大供电电压 (Vsup)：	3.465 V	最小供电电压 (Vsup)：	3.135 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	BICMOS	温度等级：	INDUSTRIAL
端子面层：	Matte Tin (Sn)	端子形式：	NO LEAD
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	40	宽度：	9 mm
最小 fmax：	1200 MHz

AD9510BCPZ-REEL7 数据手册

AD9510

TIMING CHARACTERISTICS

Table 4.

Parameter

LVPECL

Min

Typ

Max

Unit

Test Conditions/Comments

Termination = 50 Ω to V_S− 2 V

Output level 3Ch (3Dh) (3Eh) (3Fh)<3:2> = 10b

20% to 80%, measured differentially

80% to 20%, measured differentially

Output Rise Time, t_RP

Output Fall Time, t_FP

PROPAGATION DELAY, t_PECL, CLK-TO-LVPECL OUT¹

130

180

Divide = Bypass

Divide = 2 − 32

Variation with Temperature

OUTPUT SKEW, LVPECL OUTPUTS

OUT1 to OUT0 on Same Part, t_SKP

OUT2 to OUT3 on Same Part, t_SKP

All LVPECL OUTs on Same Part, t_SKP

All LVPECL OUTs Across Multiple Parts, t_{SKP_AB}

Same LVPECL OUT Across Multiple Parts, t_{SKP_AB}

LVDS

335

375

490

545

0.5

635

695

ps/°C

−5

+30

130

+85

180

275

130

Termination = 100 Ω differential

Output level 40h (41h) (42h) (43h)<2:1> = 01b

3.5 mA termination current

Output Rise Time, t_RL

Output Fall Time, t_FL

PROPAGATION DELAY, t_LVDS, CLK-TO-LVDS OUT¹

OUT4, OUT5, OUT6, OUT7

Divide = Bypass

Divide = 2 − 32

Variation with Temperature

OUTPUT SKEW, LVDS OUTPUTS

OUT4 to OUT7 on Same Part, t_SKV

OUT5 to OUT6 on Same Part, t_SKV

200

210

350

20% to 80%, measured differentially

80% to 20%, measured differentially

Delay off on OUT5 and OUT6

0.99

1.04

1.33

1.38

0.9

1.59

1.64

ps/°C

Delay off on OUT5 and OUT6

−85

−175

+270 ps

+155 ps

+270 ps

450

325

All LVDS OUTs on Same Part, t_SKV

All LVDS OUTs Across Multiple Parts, t_{SKV_AB}

Same LVDS OUT Across Multiple Parts, t_{SKV_AB}

CMOS

Output Rise Time, t_RC

Output Fall Time, t_FC

B outputs are inverted; termination = open

20% to 80%; C_LOAD= 3 pF

80% to 20%; C_LOAD= 3 pF

681

646

865

992

PROPAGATION DELAY, t_CMOS, CLK-TO-CMOS OUT¹

Delay off on OUT5 and OUT6

Divide = Bypass

Divide = 2 − 32

Variation with Temperature

OUTPUT SKEW, CMOS OUTPUTS

All CMOS OUTs on Same Part, t_SKC

1.02

1.07

1.39

1.44

1.71

1.76

ps/°C

Delay off on OUT5 and OUT6

−140 +145

+300 ps

650

500

All CMOS OUTs Across Multiple Parts, t_{SKC_AB}

Same CMOS OUT Across Multiple Parts, t_{SKC_AB}

LVPECL-TO-LVDS OUT

Output Skew, t_{SKP_V}

LVPECL-TO-CMOS OUT

Output Skew, t_{SKP_C}

LVDS-TO-CMOS OUT

Output Skew, t_{SKV_C}

Everything the same; different logic type

LVPECL to LVDS on same part

0.74

0.88

158

0.92

1.14

353

1.14

1.43

506

Everything the same; different logic type

LVPECL to CMOS on same part

Everything the same; different logic type

LVDS to CMOS on same part

Rev. A | Page 7 of 60

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型号	品牌	描述	获取价格	数据表
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AD9511/PCB	ADI	1.2 GHz Clock Distribution IC, PLL Core, Dividers, Delay Adjust, Five Outputs	获取价格
AD9511BCPZ	ADI	1.2 GHz Clock Distribution IC, PLL Core, Dividers, Delay Adjust, Five Outputs	获取价格
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AD9511BCPZ-REEL7	ROCHESTER	9511 SERIES, PLL BASED CLOCK DRIVER, 5 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), QCC48, 7 X 7	获取价格

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