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AD9510BCPZ-REEL7

更新时间： 2024-02-03 00:47:58
品牌 Logo 应用领域
亚德诺 - ADI 时钟
页数 文件大小 规格书
60页 589K
描述
1.2 GHz Clock Distribution IC, PLL Core, Dividers, Delay Adjust, Eight Outputs

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AD9510BCPZ-REEL7 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN, LCC64,.35SQ,20针数：64
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：1.34
系列：9510输入调节：DIFFERENTIAL MUX
JESD-30 代码：S-XQCC-N64JESD-609代码：e3
长度：9 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
湿度敏感等级：3功能数量：1
反相输出次数：端子数量：64
实输出次数：8最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装等效代码：LCC64,.35SQ,20
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260电源：3.3 V
Prop。Delay @ Nom-Sup：0.695 ns传播延迟（tpd）：1.76 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：1.43 ns
座面最大高度：1 mm子类别：Clock Drivers
最大供电电压 (Vsup)：3.465 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：BICMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：40宽度：9 mm
最小 fmax：1200 MHz

AD9510BCPZ-REEL7 数据手册

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AD9510  
SPECIFICATIONS  
Typical (typ) is given for VS = 3.3 V 5ꢀ; VS ≤ VCPS ≤ 5.5 V, TA = 25°C, RSET = 4.12 kΩ, CPRSET = 5.1 kΩ, unless otherwise noted.  
Minimum (min) and maximum (max) values are given over full VS and TA (−40°C to +85°C) variation.  
PLL CHARACTERISTICS  
Table 1.  
Parameter  
Min Typ  
Max  
Unit  
Test Conditions/Comments  
REFERENCE INPUTS (REFIN)  
Input Frequency  
Input Sensitivity  
Self-Bias Voltage, REFIN  
Self-Bias Voltage, REFINB  
Input Resistance, REFIN  
Input Resistance, REFINB  
Input Capacitance  
0
250  
MHz  
mV p-p  
V
V
kΩ  
150  
1.45 1.60  
1.40 1.50  
4.0  
4.5  
1.75  
1.60  
5.8  
Self-bias voltage of REFIN1.  
Self-bias voltage of REFINB1.  
Self-biased1.  
4.9  
5.4  
2
6.3  
kΩ  
pF  
Self-biased1.  
PHASE/FREQUENCY DETECTOR (PFD)  
PFD Input Frequency  
PFD Input Frequency  
PFD Input Frequency  
Antibacklash Pulse Width  
Antibacklash Pulse Width  
Antibacklash Pulse Width  
CHARGE PUMP (CP)  
ICP Sink/Source  
100  
100  
45  
MHz  
MHz  
MHz  
ns  
ns  
ns  
Antibacklash pulse width 0Dh<1:0> = 00b.  
Antibacklash pulse width 0Dh<1:0> = 01b.  
Antibacklash pulse width 0Dh<1:0> = 10b.  
0Dh<1:0> = 00b (this is the default setting).  
0Dh<1:0> = 01b.  
1.3  
2.9  
6.0  
0Dh<1:0> = 10b.  
Programmable.  
High Value  
4.8  
0.60  
2.5  
2.7/10  
1
2
1.5  
2
mA  
mA  
%
kΩ  
nA  
%
With CPRSET = 5.1 kΩ.  
Low Value  
Absolute Accuracy  
CPRSET Range  
VCP = VCPs/2.  
ICP Three-State Leakage  
Sink-and-Source Current Matching  
ICP vs. VCP  
ICP vs. Temperature  
RF CHARACTERISTICS (CLK2)2  
Input Frequency  
0.5 < VCP < VCPs − 0.5 V.  
0.5 < VCP < VCPs − 0.5 V.  
VCP = VCPs/2 V.  
%
%
1.6  
GHz  
Frequencies > 1200 MHz (LVPECL) or 800 MHz  
(LVDS) require a minimum divide-by-2 (see the  
Distribution Section).  
Input Sensitivity  
150  
1.6  
mV p-p  
V
V
Input Common-Mode Voltage, VCM  
Input Common-Mode Range, VCMR  
Input Sensitivity, Single-Ended  
1.5  
1.3  
1.7  
1.8  
Self-biased; enables ac coupling.  
With 200 mV p-p signal applied.  
150  
mV p-p CLK2 ac-coupled; CLK2B capacitively  
bypassed to RF ground.  
Input Resistance  
Input Capacitance  
4.0  
4.8  
2
5.6  
kΩ  
pF  
ps  
Self-biased.  
CLK2 VS. REFIN DELAY  
PRESCALER (PART OF N DIVIDER)  
500  
Difference at PFD.  
See the VCO/VCXO Feedback Divider—N (P, A, B)  
section.  
Prescaler Input Frequency  
P = 2 DM (2/3)  
600  
MHz  
P = 4 DM (4/5)  
P = 8 DM (8/9)  
P = 16 DM (16/17)  
P = 32 DM (32/33)  
CLK2 Input Frequency for PLL  
1000 MHz  
1600 MHz  
1600 MHz  
1600 MHz  
300  
MHz  
A, B counter input frequency.  
Rev. A | Page 4 of 60  
 
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