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Datasheet > 转换器 > 模数转换器> AD6641BCPZRL7-500
AD6641BCPZRL7-500 PDF预览

AD6641BCPZRL7-500

更新时间： 2024-02-05 15:57:24
品牌 Logo 应用领域
亚德诺 - ADI 转换器模数转换器光电二极管信息通信管理接收机
页数 文件大小 规格书
28页 632K
描述
250 MHz Bandwidth DPD Observation Receiver

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AD6641BCPZRL7-500 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN,针数：56
Reach Compliance Code：compliantECCN代码：5A991.B
HTS代码：8542.39.00.01风险等级：5.76
Is Samacsys：N最大模拟输入电压：1.6 V
最小模拟输入电压：1.18 V转换器类型：ADC, PROPRIETARY METHOD
JESD-30 代码：S-XQCC-N56JESD-609代码：e3
长度：8 mm湿度敏感等级：3
模拟输入通道数量：1位数：12
功能数量：1端子数量：56
最高工作温度：85 °C最低工作温度：-40 °C
输出位码：OFFSET BINARY, 2'S COMPLEMENT BINARY, GRAY CODE输出格式：PARALLEL, WORD
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260认证状态：Not Qualified
采样速率：500 MHz采样并保持/跟踪并保持：SAMPLE
座面最大高度：1 mm标称供电电压：1.9 V
表面贴装：YES技术：BICMOS
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：8 mmBase Number Matches：1

AD6641BCPZRL7-500 数据手册

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AD6641  
AD6641-500  
Typ Max  
Parameter1  
Temp  
Min  
Unit  
LOGIC OUTPUTS  
DDR LVDS Mode (PCLK , PD[5:0] , PDOR )  
Logic Compliance  
VOD Differential Output Voltage  
VOS Output Offset Voltage  
Parallel CMOS Mode (PCLK , PD[11:0])  
Logic Compliance  
High Level Output Voltage  
Low Level Output Voltage  
Output Coding  
Full  
Full  
Full  
LVDS  
247  
1.125  
454  
1.375  
mV  
V
Full  
Full  
Full  
CMOS  
DRVDD − 0.05  
V
V
DRGND + 0.05  
Twos complement, Gray code, or offset binary (default)  
1 See the AN-835 Application Note, Understanding High Speed ADC Testing and Evaluation, for a complete set of definitions and information about how these tests were  
completed.  
2 5 pF loading.  
SWITCHING SPECIFICATIONS  
AVDD = 1.9 V, DRVDD = 1.9 V, TMIN = −40°C, TMAX = +85°C, fIN = −1.0 dBFS, full scale = 1.5 V, unless otherwise noted.  
Table 4.  
AD6641-500  
Parameter1  
Temp  
Min  
Typ  
Max  
Unit  
OUTPUT DATA RATE  
Maximum Output Data Rate (Decimate by 8 at 500 MSPS Sample Rate, Parallel CMOS  
or DDR LVDS Mode Interface)  
Maximum Output Data Rate (Decimate by 8 at 500 MSPS Sample Rate, SPORT Mode)  
PULSE WIDTH/PERIOD (CLK )  
Full  
Full  
62.5  
62.5  
MHz  
MHz  
CLK Pulse Width High (tCH)  
CLK Pulse Width Low (tCL)  
Rise Time (tR) (20% to 80%)  
Fall Time (tF) (20% to 80%)  
Full  
Full  
25°C  
25°C  
1
1
0.2  
0.2  
ns  
ns  
ns  
ns  
PULSE WIDTH/PERIOD (PCLK , DDR LVDS MODE)  
PCLK Pulse Width High (tPCLK_CH  
)
Full  
Full  
Full  
25°C  
25°C  
Full  
8
ns  
ns  
ns  
ns  
ns  
ns  
PCLK Period (tPCLK  
)
16  
0.1  
0.2  
0.2  
0.2  
Propagation Delay (tCPD, CLK to PCLK )  
Rise Time (tR) (20% to 80%)  
Fall Time (tF) (20% to 80%)  
Data to PCLK Skew (tSKEW  
)
SERIAL PORT OUTPUT TIMING2  
SP_SDFS Propagation Delay (tDSDFS  
)
Full  
Full  
3
3
ns  
ns  
SP_SDO Propagation Delay (tDSDO  
)
SERIAL PORT INPUT TIMING  
SP_SDFS Setup Time (tSSF  
)
Full  
Full  
2
2
ns  
ns  
SP_SDFS Hold Time (tHSF  
)
FILL INPUT TIMING  
FILL Setup Time (tSfill  
)
Full  
Full  
0.5  
0.7  
0.85  
80  
ns  
ns  
FILL Hold Time (tHfill  
APERTURE DELAY (tA)  
)
25°C  
25°C  
ns  
APERTURE UNCERTAINTY (JITTER, tJ)  
fs rms  
1 See the AN-835 Application Note, Understanding High Speed ADC Testing and Evaluation, for a complete set of definitions and information about how these tests were  
completed.  
2 5 pF loading.  
Rev. 0 | Page 7 of 28  
 
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