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AD5732R

更新时间： 2024-01-20 15:42:05
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
20页 518K
描述
Quad 12-Bit Serial Input Unipolar/Bipolar Voltage Output DAC

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AD5732R 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：HTSSOP, TSSOP24,.25针数：24
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：1.83
Is Samacsys：N最大模拟输出电压：10.8 V
最小模拟输出电压：-10.8 V转换器类型：D/A CONVERTER
输入位码：BINARY, OFFSET BINARY, 2'S COMPLEMENT BINARY输入格式：SERIAL
JESD-30 代码：R-PDSO-G24JESD-609代码：e3
长度：7.8 mm最大线性误差 (EL)：0.0244%
湿度敏感等级：3标称负供电电压：-5 V
位数：14功能数量：1
端子数量：24最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：HTSSOP封装等效代码：TSSOP24,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, HEAT SINK/SLUG, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260电源：3/5,+-5/+-15 V
认证状态：Not Qualified座面最大高度：1.2 mm
最大稳定时间：12 µs标称安定时间 (tstl)：10 µs
子类别：Other Converters最大压摆率：3.25 mA
标称供电电压：5 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：4.4 mm
Base Number Matches：1

AD5732R 数据手册

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AD5726  
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS  
AV  
1
2
3
4
5
6
7
8
16 CLRSEL  
15 CLR  
14 LDAC  
13 NC  
DD  
V
OUTD  
OUTC  
V
AD5726  
TOP VIEW  
(Not to Scale)  
V
REFN  
V
V
12 CS  
REFP  
11 SCLK  
10 SDIN  
OUTB  
OUTA  
V
AV  
9
GND  
SS  
NC = NO CONNECT  
Figure 5. Pin Configuration  
Table 8. Pin Function Descriptions  
Pin No.  
Mnemonic  
Description  
1
2
3
4
AVDD  
VOUTD  
VOUTC  
VREFN  
Positive Analog Supply Pin. Voltage ranges from 5 V to 15 V  
Buffered Analog Output Voltage of DAC D.  
Buffered Analog Output Voltage of DAC C.  
Negative DAC Reference Input. The voltage applied to this pin defines the zero-scale output.  
Allowable range is AVSS to VREFP − 2.5 V.  
5
VREFP  
Positive DAC Reference Input. The voltage applied to this pin defines the full-scale output voltage.  
Allowable range is AVDD − 2.5 V to VREFN + 2.5 V.  
6
7
8
9
10  
11  
12  
VOUTB  
VOUTA  
AVSS  
GND  
SDIN  
SCLK  
CS  
Buffered Analog Output Voltage of DAC B.  
Buffered Analog Output Voltage of DAC A.  
Negative Analog Supply Pin. Voltage ranges from 0 V to −15 V.  
Ground Reference Pin.  
Serial Data Input. Data must be valid on the rising edge of SCLK. This input is ignored when CS is high.  
Serial Clock Input. Data is clocked into the input register on the rising edge of SCLK.  
Active Low Chip Select Pin. This pin must be active for data to be clocked in. This pin is logically OR’ed with  
the SCLK input and disables the serial data input when high.  
13  
14  
NC  
LDAC  
No Internal Connection.  
Active Low, Asynchronous Load DAC Input. The data currently contained in the serial input register is  
transferred out to the DAC data registers on the falling edge of LDAC, independent of CS. Input data must  
remain stable while LDAC is low.  
15  
16  
CLR  
Active Low Input. Sets input register and DAC registers to zero-scale (0x000) or midscale (0x800),  
depending on the state of CLRSEL. The data in the serial input register is unaffected by this control.  
Determines the action of CLR. If high, a clear command sets the internal DAC registers to midscale (0x800).  
If low, the registers are set to zero (0x000).  
CLRSEL  
Rev. 0 | Page 8 of 20  
 
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