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Datasheet > 转换器 > 数模转换器> AD5532BBC-1
AD5532BBC-1 PDF预览

AD5532BBC-1

更新时间： 2024-02-06 16:17:58
品牌 Logo 应用领域
亚德诺 - ADI 转换器数模转换器
页数 文件大小 规格书
16页 444K
描述
32-Channel, 14-Bit DAC with Precision Infinite Sample-and-Hold Mode

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AD5532BBC-1 技术参数

Source Url Status Check Date：2013-05-01 14:56:13.186是否无铅：含铅
是否Rohs认证：不符合生命周期：Obsolete
零件包装代码：BGA包装说明：CSPBGA-74
针数：74Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.63Is Samacsys：N
最大模拟输出电压：13 V最小模拟输出电压：-13 V
转换器类型：D/A CONVERTER输入位码：BINARY
输入格式：SERIALJESD-30 代码：S-PBGA-B74
JESD-609代码：e0长度：12 mm
最大线性误差 (EL)：0.39%湿度敏感等级：3
位数：14功能数量：1
端子数量：74最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：LBGA封装形状：SQUARE
封装形式：GRID ARRAY, LOW PROFILE峰值回流温度（摄氏度）：240
认证状态：Not Qualified座面最大高度：1.7 mm
标称供电电压：5 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn63Pb37)
端子形式：BALL端子节距：1 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：30
宽度：12 mmBase Number Matches：1

AD5532BBC-1 数据手册

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AD5532B  
AC CHARACTERISTICS (VDD = +8 V to +16.5 V, VSS = –4.75 V to –16.5 V; AVCC = +4.75 V to +5.25 V; DVCC = +2.7 V to +5.25 V;  
AGND = DGND = DAC_GND = 0 V; REF_IN = 3 V; OFF_IN = OV; All specifications TMIN to TMAX, unless otherwise noted.)  
AD5532B-1  
Parameter1  
B Version2  
Unit  
Conditions/Comments  
DAC AC CHARACTERISTICS3  
Output Voltage Settling Time  
OFFS_IN Settling Time  
Digital-to-Analog Glitch Impulse  
Digital Crosstalk  
Analog Crosstalk  
Digital Feedthrough  
Output Noise Spectral Density @ 1 kHz  
22  
10  
1
5
1
µs max  
500 pF, 5 kΩ Load Full-Scale Change  
500 pF, 5 kΩ Load; 0 V to 3 V Step  
1 LSB Change Around Major Carry  
µs max  
nV-s typ  
nV-s typ  
nV-s typ  
nV-s typ  
nV/√Hz typ  
0.2  
400  
ISHA AC CHARACTERISTICS  
Output Voltage Settling Time3  
Acquisition Time  
3
16  
5
µs max  
µs max  
nV-s typ  
Outputs Unloaded  
AC Crosstalk3  
NOTES  
1See Terminology section.  
2B Version: Industrial temperature range –40°C to +85°C; typical at +25°C.  
3Guaranteed by design and characterization, not production tested.  
Specifications subject to change without notice.  
TIMING CHARACTERISTICS  
PARALLEL INTERFACE  
Limit at TMIN, TMAX  
Parameter1, 2  
(B Version)  
Unit  
Conditions/Comments  
t1  
t2  
t3  
t4  
t5  
t6  
0
0
50  
50  
20  
7
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
CS to WR Setup Time  
CS to WR Hold Time  
CS Pulsewidth Low  
WR Pulsewidth Low  
A4–A0, CAL, OFFS_SEL to WR Setup Time  
A4–A0, CAL, OFFS_SEL to WR Hold Time  
NOTES  
1See Parallel Interface Timing Diagram.  
2Guaranteed by design and characterization, not production tested.  
Specifications subject to change without notice.  
SERIAL INTERFACE  
Limit at TMIN, TMAX  
Parameter1, 2  
(B Version)  
Unit  
Conditions/Comments  
3
fCLKIN  
t1  
t2  
t3  
t4  
t5  
t6  
t74  
t84  
t9  
14  
28  
28  
15  
50  
15  
5
MHz max  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns max  
ns max  
ns min  
ns min  
ns min  
SCLK Frequency  
SCLK High Pulsewidth  
SCLK Low Pulsewidth  
SYNC Falling Edge to SCLK Falling Edge Setup Time  
SYNC Low Time  
DIN Setup Time  
DIN Hold Time  
5
SYNC Falling Edge to SCLK Rising Edge Setup Time for Readback  
SCLK Rising Edge to DOUT Valid  
SCLK Falling Edge to DOUT High Impedance  
10th SCLK Falling Edge to SYNC Falling Edge for Readback  
24th SCLK Falling Edge to SYNC Falling Edge for DAC Mode Write  
SCLK Falling Edge to SYNC Falling Edge for Readback  
20  
60  
400  
400  
7
t10  
t11  
t12  
5
NOTES  
1See Serial Interface Timing Diagrams.  
2Guaranteed by design and characterization, not production tested.  
3In ISHA mode the maximum SCLK frequency is 20 MHz and the minimum pulsewidth is 20 ns.  
4These numbers are measured with the load circuit of Figure 2.  
5SYNC should be taken low while SCLK is low for readback.  
Specifications subject to change without notice.  
–4–  
REV. A  
1234567...16

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