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AD5328

更新时间： 2024-02-21 19:34:12
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
19页 309K
描述
2.5 V to 5.5 V Octal Voltage Output 8-/10-/12-Bit DACs in 16-Lead TSSOP

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AD5328 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：ROHS COMPLIANT, MO-153AB, TSSOP-16针数：16
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.26
Is Samacsys：N最大模拟输出电压：5.499 V
最小模拟输出电压：0.001 V转换器类型：D/A CONVERTER
输入位码：BINARY输入格式：SERIAL
JESD-30 代码：R-PDSO-G16JESD-609代码：e3
长度：5 mm最大线性误差 (EL)：0.293%
湿度敏感等级：1位数：12
功能数量：1端子数量：16
最高工作温度：125 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP16,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
电源：3/5 V认证状态：Not Qualified
座面最大高度：1.2 mm最大稳定时间：10 µs
标称安定时间 (tstl)：8 µs子类别：Other Converters
最大压摆率：1.8 mA标称供电电压：3 V
表面贴装：YES技术：CMOS
温度等级：AUTOMOTIVE端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：4.4 mmBase Number Matches：1

AD5328 数据手册

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AD5308/AD5318/AD5328  
(VDD = 2.5 V to 5.5 V; RL = 2 k⍀ to GND; CL = 200 pF to GND; all specifications TMIN to TMAX, unless  
AC CHARACTERISTICS1 otherwise noted.)  
A, B Version3  
Parameter2  
Min  
Typ  
Max  
Unit  
Conditions/Comments  
REF = VDD = 5 V  
1/4 Scale to 3/4 Scale Change (0x40 to 0xC0)  
1/4 Scale to 3/4 Scale Change (0x100 to 0x300)  
1/4 Scale to 3/4 Scale Change (0x400 to 0xC00)  
Output Voltage Settling Time  
AD5308  
AD5318  
AD5328  
Slew Rate  
Major-Code Change Glitch Energy  
Digital Feedthrough  
Digital Crosstalk  
V
6
7
8
9
µs  
µs  
8
10  
µs  
0.7  
12  
0.5  
0.5  
1
3
200  
–70  
V/µs  
nV-s  
nV-s  
nV-s  
nV-s  
nV-s  
kHz  
dB  
1 LSB Change around Major Carry  
Analog Crosstalk  
DAC-to-DAC Crosstalk  
Multiplying Bandwidth  
Total Harmonic Distortion  
VREF = 2 V 0.1 V p-p. Unbuffered Mode.  
VREF = 2.5 V 0.1 V p-p. Frequency = 10 kHz.  
NOTES  
1Guaranteed by design and characterization; not production tested.  
2See the Terminology section.  
3Temperature range (A, B Version): –40°C to +105°C; typical at +25°C.  
Specifications subject to change without notice.  
TIMING CHARACTERISTICS1, 2, 3  
A, B Version  
Limit at TMIN, TMAX  
Parameter  
Unit  
Conditions/Comments  
t1  
t2  
t3  
t4  
t5  
t6  
t7  
t8  
t9  
t10  
t11  
33  
13  
13  
13  
5
4.5  
0
50  
20  
20  
0
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
SCLK Cycle Time  
SCLK High Time  
SCLK Low Time  
SYNC to SCLK Falling Edge Setup Time  
Data Setup Time  
Data Hold Time  
SCLK Falling Edge to SYNC Rising Edge  
Minimum SYNC High Time  
LDAC Pulsewidth  
SCLK Falling Edge to LDAC Rising Edge  
SCLK Falling Edge to LDAC Falling Edge  
NOTES  
1Guaranteed by design and characterization; not production tested.  
2All input signals are specified with tr = tf = 5 ns (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2.  
3See Figures 2 and 3.  
Specifications subject to change without notice.  
t1  
SCLK  
t2  
t3  
t7  
t8  
t4  
t6  
SYNC  
t5  
DIN  
DB15  
DB0  
t9  
t11  
1
LDAC  
t10  
2
LDAC  
NOTES  
1
ASYNCHRONOUS LDAC UPDATE MODE  
SYNCHRONOUS LDAC UPDATE MODE  
2
Figure 1. Serial Interface Timing Diagram  
–3–  
REV. B  
1234567...19

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