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AD5292SRU-20-EP

更新时间： 2024-01-10 12:06:11
品牌 Logo 应用领域
亚德诺 - ADI 光电二极管转换器电阻器
页数 文件大小 规格书
30页 897K
描述
Single Channel, 1024-Position, 1% R-Tol, Digital Potentiometer with 20-Times Programmable Memory

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AD5292SRU-20-EP 技术参数

Source Url Status Check Date：2013-05-01 14:56:11.616是否无铅： 含铅
是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：TSSOP包装说明：TSSOP-14
针数：14Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：8.63其他特性：NONVOLATILE MEMORY, DEVICE SUPPORTS DUAL SUPPLY OPERATION
标称带宽：0.52 kHz控制接口：3-WIRE SERIAL
转换器类型：DIGITAL POTENTIOMETERJESD-30 代码：R-PDSO-G14
长度：5 mm标称负供电电压：-15 V
功能数量：1位置数：1024
端子数量：14最高工作温度：125 °C
最低工作温度：-55 °C封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：NOT SPECIFIED
电阻定律：LINEAR最大电阻容差：1%
最大电阻器端电压：16.5 V最小电阻器端电压：-9 V
座面最大高度：1.2 mm标称供电电压：15 V
表面贴装：YES标称温度系数：35 ppm/ °C
温度等级：MILITARY端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED标称总电阻：20000 Ω
宽度：4.4 mmBase Number Matches：1

AD5292SRU-20-EP 数据手册

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AD5291/AD5292  
Data Sheet  
Table 6.  
R
AB = 50 kΩ  
|VDD − VSS| = 26 V to 33 V |VDD − VSS| = 21 V to 26 V  
RWB RWA RWB RWA  
From 0x08C From 0x000 From 0x0B4 From 0x000  
to 0x3FF to 0x3ꢀF to 0x3FF to 0x31E  
From 0X03C From 0x000 From 0x0ꢀ0 From 0x000  
to 0x3FF to 0x3C3 to 0x3FF to 0x3AF  
From 0X028 From 0x000 From 0x032 From 0x000  
to 0x3FF to 0x3D± to 0x3FF to 0x3CD  
RAB = 100 kΩ  
|VDD − VSS| = 26 V to 33 V |VDD − VSS| = 21 V to 26 V  
RWB RWA RWB RWA  
From 0x04B From 0x000 From 0x064 From 0x000  
to 0x3FF to 0x3B4 to 0x3FF to 0x39B  
From 0x028 From 0x000 From 0x028 From 0x000  
to 0x3FF to 0x3D± to 0x3FF to 0x3D±  
From 0x019 From 0x000 From 0x019 From 0x000  
to 0x3FF to 0x3E6 to 0x3FF to 0x3E6  
Resistor  
Tolerance per  
Code  
1% R-Tolerance  
2% R-Tolerance  
3% R-Tolerance  
INTERFACE TIMING SPECIFICATIONS  
VDD/VSS  
= 15 V, VLOGIC = 2.7 V to 5.5 V, −40°C < TA < +105°C. All specifications TMIN to TMAX, unless otherwise noted.  
Table 7.  
Parameter  
Limit1  
20  
10  
10  
10  
ꢀ
ꢀ
1
4003  
14  
1
Unit  
Description  
2
t1  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns max  
SCLK cycle time  
SCLK high time  
SCLK low time  
SYNC to SCLK falling edge setup time  
Data setup time  
t2  
t3  
t4  
tꢀ  
t6  
t±  
t8  
t9  
Data hold time  
SCLK falling edge to SYNC rising edge  
Minimum SYNC high time  
SYNC rising edge to next SCLK fall ignore  
RDY rising edge to SYNC falling edge  
SYNC rising edge to RDY fall time  
4
t10  
4
t11  
40  
4
t12  
2.4  
410  
8
μs max  
ns max  
ms max  
ms min  
ns max  
ms max  
ns max  
ns min  
ms max  
RDY low time, RDAC register write command execute time (R-Perf mode)  
RDY low time, RDAC register write command execute time (normal mode)  
RDY low time, memory program execute time  
Software/hardware reset  
4
t12  
4
t12  
4
t12  
1.ꢀ  
4ꢀ0  
1.3  
4ꢀ0  
20  
4
t13  
RDY low time, RDAC register readback execute time  
RDY low time, memory readback execute time  
SCLK rising edge to SDO valid  
4
t13  
4
t14  
tRESET  
Minimum RESET pulse width (asynchronous)  
Power-on OTP restore time  
ꢀ
tPOWER-UP  
2
1 All input signals are specified with tR = tF = 1 ns/V (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2.  
2 Maximum SCLK frequency is ꢀ0 MHz.  
3 Refer to t12 and t13 for RDAC register and memory commands operations.  
4 RPULL_UP = 2.2 kΩ to VLOGIC, with a capacitance load of 168 pF.  
ꢀ Maximum time after VLOGIC is equal to 2.ꢀ V.  
DB9 (MSB)  
DB0 (LSB)  
C3  
C1  
C0  
D9  
D7  
D6  
D5  
D4  
D3  
D0  
0
0
C2  
D8  
D2  
D1  
DATA BITS  
CONTROL BITS  
Figure 2. Shift Register Content  
Rev. F | Page 8 of 30  
 
 
 
1...567891011...30

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