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AD5162BRM100-RL7

更新时间： 2024-02-09 03:12:40
品牌 Logo 应用领域
亚德诺 - ADI 数字电位计
页数 文件大小 规格书
20页 1116K
描述
Dual 256-Position SPI Digital Potentiometer

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AD5162BRM100-RL7 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP,针数：10
Reach Compliance Code：unknown风险等级：5.5
其他特性：IT CAN ALSO OPERATE FROM 5 V NOMINAL SUPPLY标称带宽：0.04 kHz
控制接口：3-WIRE SERIAL转换器类型：DIGITAL POTENTIOMETER
JESD-30 代码：S-PDSO-G10JESD-609代码：e0
长度：3 mm湿度敏感等级：1
功能数量：2位置数：256
端子数量：10最高工作温度：125 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：SQUARE
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：240
认证状态：COMMERCIAL电阻定律：LINEAR
最大电阻容差：20%最大电阻器端电压：5.5 V
最小电阻器端电压：座面最大高度：1.1 mm
标称供电电压：3 V表面贴装：YES
标称温度系数：35 ppm/ °C温度等级：AUTOMOTIVE
端子面层：TIN LEAD端子形式：GULL WING
端子节距：0.5 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30标称总电阻：100000 Ω
宽度：3 mm

AD5162BRM100-RL7 数据手册

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AD5162  
TIMING CHARACTERISTICS—ALL VERSIONS  
Table 3. VDD = +5 V 10ꢀ, or +3 V 10ꢀ% VA = VDD% VB = 0 V% −40°C < TA < +125°C% unless otherwise noted  
Parameter  
Symbol  
Conditions  
Min  
Typ1  
Max  
Unit  
SPI INTERFACE TIMING CHARACTERISTICS9 (Specifications Apply to All Parts)  
Clock Frequency  
Input Clock Pulse Width  
Data Setup Time  
fCLK  
tCH, tCL  
tDS  
27  
MHz  
ns  
ns  
Clock level high or low  
20  
7
Data Hold Time  
tDH  
7
ns  
CS Setup Time  
tCSS  
17  
40  
0
ns  
CS High Pulse Width  
CLK Fall to CS Fall Hold Time  
CLK Fall to CS Rise Hold Time  
tCSW  
tCSH0  
tCSH1  
tCS1  
ns  
ns  
0
ns  
CS Rise to Clock Rise Setup  
10  
ns  
See notes at end of section.  
NOTES  
1 Typical specifications represent average readings at 27°C and VDD = 7 V.  
2 Resistor position nonlinearity error R-INL is the deviation from an ideal value measured between the maximum resistance and the minimum resistance wiper  
positions. R-DNL measures the relative step change from ideal between successive tap positions. Parts are guaranteed monotonic.  
3 VAB = VDD, wiper (VW) = no connect.  
4 INL and DNL are measured at VW with the RDAC configured as a potentiometer divider similar to a voltage output DAC converter. VA = VDD and VB = 0 V.  
DNL specification limits of 1 LSB maximum are guaranteed monotonic operating conditions.  
7 Resistor terminals A, B, W have no limitations on polarity with respect to each other.  
6 Guaranteed by design and not subject to production test.  
ꢀPDISS is calculated from (IDD × VDD). CMOS logic level inputs result in minimum power dissipation.  
8All dynamic characteristics use VDD = 7 V.  
9See timing diagrams for locations of measured values.  
Rev. A | Page 7 of 20  
 
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