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9DB833AGLIFT

更新时间： 2024-02-11 01:32:48
品牌 Logo 应用领域
艾迪悌 - IDT 驱动光电二极管逻辑集成电路
页数 文件大小 规格书
17页 178K
描述
PLL Based Clock Driver, 9DB Series, 8 True Output(s), 0 Inverted Output(s), PDSO48, 6.10 MM, 0.50 MM PITCH, MO-153, TSSOP-48

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9DB833AGLIFT 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP, TSSOP48,.3,20针数：48
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.69系列：9DB
输入调节：DIFFERENTIAL MUXJESD-30 代码：R-PDSO-G48
JESD-609代码：e3长度：12.5 mm
逻辑集成电路类型：PLL BASED CLOCK DRIVER湿度敏感等级：1
功能数量：1反相输出次数：
端子数量：48实输出次数：8
最高工作温度：85 °C最低工作温度：-40 °C
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP48,.3,20
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：NOT SPECIFIED电源：3.3 V
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.06 ns
座面最大高度：1.2 mm子类别：Clock Drivers
最大供电电压 (Vsup)：3.465 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn) - annealed
端子形式：GULL WING端子节距：0.5 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：6.1 mmBase Number Matches：1

9DB833AGLIFT 数据手册

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9DB833  
Eight Output Differential Buffer for PCIe Gen 3  
Electrical Characteristics - Absolute Maximum Ratings  
PARAMETER  
SYMBOL  
CONDITIONS  
UNITS NOTES  
MIN  
TYP  
MAX  
4.6  
4.6  
3.3V Core Supply Voltage  
3.3V Logic Supply Voltage  
Input Low Voltage  
VDDA  
VDD  
VIL  
V
V
V
1,2  
1,2  
1
GND-0.5  
Input High Voltage  
Input High Voltage  
VIH  
Except for SMBus interface  
SMBus clock and data pins  
VDD+0.5V  
5.5V  
V
V
°C  
°C  
V
1
1
VIHSMB  
1
1
1
Storage Temperature  
Junction Temperature  
Input ESD protection  
Ts  
Tj  
ESD prot  
-65  
150  
125  
Human Body Model  
2000  
1Guaranteed by design and characterization, not 100% tested in production.  
2 Operation under these conditions is neither implied nor guaranteed.  
Electrical Characteristics - Input/Supply/Common Parameters  
TA = TCOM or TIND; Supply Voltage VDD = 3.3 V +/-5%  
PARAMETER  
SYMBOL  
CONDITIONS  
MIN  
TYP  
MAX  
UNITS NOTES  
TCOM  
TIND  
Commmercial range  
0
70  
85  
°C  
°C  
1
1
Ambient Operating  
Temperature  
Industrial range  
-40  
Single-ended inputs, except SMBus, low  
threshold and tri-level inputs  
Single-ended inputs, except SMBus, low  
threshold and tri-level inputs  
Input High Voltage  
Input Low Voltage  
VIH  
2
V
DD + 0.3  
V
1
VIL  
IIN  
GND - 0.3  
-5  
0.8  
5
V
1
1
Single-ended inputs, VIN = GND, VIN = VDD  
uA  
Single-ended inputs  
VIN = 0 V; Inputs with internal pull-up resistors  
VIN = VDD; Inputs with internal pull-down resistors  
Input Current  
IINP  
-200  
200  
uA  
1
Fibyp  
Fipll  
VDD = 3.3 V, Bypass mode  
5
166  
110  
7
MHz  
MHz  
nH  
2
2
Input Frequency  
Pin Inductance  
VDD = 3.3 V, 100MHz PLL mode  
50  
100.00  
Lpin  
1
CIN  
Logic Inputs, except DIF_IN  
DIF_IN differential clock inputs  
1.5  
1.5  
5
pF  
1
CINDIF_IN  
2.7  
pF  
1,4  
Capacitance  
COUT  
Output pin capacitance  
6
pF  
1
From VDD Power-Up and after input clock  
stabilization or de-assertion of PD# to 1st clock  
Clk Stabilization  
TSTAB  
1
ms  
1,2  
Input SS Modulation  
Frequency  
Allowable Frequency  
(Triangular Modulation)  
fMODIN  
30  
1
33  
kHz  
1
DIF start after OE# assertion  
DIF stop after OE# deassertion  
DIF output enable after  
OE# Latency  
Tdrive_PD#  
tLATOE#  
tDRVPD  
3
cycles  
us  
1,3  
1,3  
300  
PD# de-assertion  
Tfall  
tF  
Fall time of control inputs  
5
5
ns  
ns  
V
1,2  
1,2  
1
Trise  
tR  
Rise time of control inputs  
SMBus Input Low Voltage  
SMBus Input High Voltage  
VILSMB  
VIHSMB  
0.8  
2.1  
VDDSMB  
0.4  
V
1
SMBus Output Low Voltage VOLSMB  
@ IPULLUP  
@ VOL  
V
1
SMBus Sink Current  
Nominal Bus Voltage  
IPULLUP  
VDDSMB  
tRSMB  
4
mA  
V
1
3V to 5V +/- 10%  
2.7  
5.5  
1000  
300  
1
SCLK/SDATA Rise Time  
SCLK/SDATA Fall Time  
SMBus Operating  
Frequency  
(Max VIL - 0.15) to (Min VIH + 0.15)  
(Min VIH + 0.15) to (Max VIL - 0.15)  
ns  
ns  
1
tFSMB  
1
fMAXSMB  
Maximum SMBus operating frequency  
100  
kHz  
1,5  
1Guaranteed by design and characterization, not 100% tested in production.  
2Control input must be monotonic from 20% to 80% of input swing.  
3Time from deassertion until outputs are >200 mV  
4DIF_IN input  
5The differential input clock must be running for the SMBus to be active  
IDT® Eight Output Differential Buffer for PCIe Gen 3  
1657A - 06/30/10  
5
12345678...17

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