Datasheet > 8N4S270AC-1080CDI

8N4S270AC-1080CDI

更新时间： 2024-01-23 22:36:30

品牌	Logo	应用领域
艾迪悌 - IDT		机械输出元件振荡器
页数	文件大小	规格书
18页	606K
描述
LVDS Output Clock Oscillator

阅读下载

获取价格

技术参数
数据手册

如果您发现信息不准确，欢迎纠错

8N4S270AC-1080CDI 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	Reach Compliance Code：	compliant
风险等级：	5.71	其他特性：	ENABLE/DISABLE FUNCTION; DIFFERENTIAL OUTPUT; TRAY
最长下降时间：	0.45 ns	频率调整-机械：	NO
频率稳定性：	100%	JESD-609代码：	e3
安装特点：	SURFACE MOUNT	标称工作频率：	125 MHz
最高工作温度：	85 °C	最低工作温度：	-40 °C
振荡器类型：	LVDS	物理尺寸：	7.0mm x 5.0mm x 1.55mm
最长上升时间：	0.45 ns	最大供电电压：	3.465 V
最小供电电压：	3.135 V	标称供电电压：	3.3 V
表面贴装：	YES	最大对称度：	53/47 %
端子面层：	Matte Tin (Sn)	Base Number Matches：	1

8N4S270AC-1080CDI 数据手册

浏览型号8N4S270AC-1080CDI的Datasheet PDF文件第9页

浏览型号8N4S270AC-1080CDI的Datasheet PDF文件第10页

浏览型号8N4S270AC-1080CDI的Datasheet PDF文件第11页

浏览型号8N4S270AC-1080CDI的Datasheet PDF文件第13页

浏览型号8N4S270AC-1080CDI的Datasheet PDF文件第14页

浏览型号8N4S270AC-1080CDI的Datasheet PDF文件第15页

IDT8N4S270 Data Sheet

LVDS FREQUENCY-PROGRAMMABLE CRYSTAL OSCILLATOR

Schematic Layout

Figure 2 shows an example IDT8N4S270 application schematic. The

schematic example focuses on functional connections and is

intended as an example only and may not represent the exact user

configuration. Refer to the pin description and functional tables in the

datasheet to ensure the logic control inputs are properly set. For

example OE and FSEL can be configured from an FPGA instead of

set with pull up and pull down resistors as shown.

capacitor on the V_DDpin must be placed on the device side with

direct return to the ground plane though vias. The remaining filter

components can be on the opposite side of the PCB.

Power supply filter component recommendations are a general

guideline to be used for reducing external noise from coupling into

the devices. The filter performance is designed for a wide range of

noise frequencies. This low-pass filter starts to attenuate noise at

approximately 10kHz. If a specific frequency noise component is

known, such as switching power supplies frequencies, it is

recommended that component values be adjusted and if required,

additional filtering be added. Additionally, good general design

practices for power plane voltage stability suggests adding bulk

capacitance in the local area of all devices.

As with any high speed analog circuitry, the power supply pins are

vulnerable to random noise, so to achieve optimum jitter performance

isolation of the V_DDpin from power supply is required. In order to

achieve the best possible filtering, it is recommended that the

placement of the filter components be on the device side of the PCB

as close to the power pins as possible. If space is limited, the 0.1µF

Logic Control Input Examples

Set Logic

Input to '1'

Set Logic

Input to '0'

VDD

RU1

RU2

Not Install

To Logic

Input

pins

To Logic

Input

pins

RD1

Not Install

RD2

3.3V

FB1

VD D

10uF

BLM18BB221SN1

0.1uF

Place 0.1uF bypass cap

directly adjacent to

the VDD pin.

0.1uF

VDD

DNU

GND

Zo = 50 Ohm

100

LVDS Receiver

Figure 2. IDT8N4S270 Schematic Example

IDT8N4S270CCD REVISION A AUGUST 31, 2012

1...9 10 111213 14 15...18

下载PDF

与8N4S270AC-1080CDI相关器件

型号	品牌	描述	获取价格	数据表
8N4S270AC-1086CD	IDT	LVDS Output Clock Oscillator	获取价格
8N4S270AC-1086CD8	IDT	LVDS Output Clock Oscillator	获取价格
8N4S270AC-1086CDI	IDT	LVDS Output Clock Oscillator	获取价格
8N4S270AC-1088CDI	IDT	LVDS Output Clock Oscillator	获取价格
8N4S270AC-1095CDI	IDT	LVDS Output Clock Oscillator	获取价格
8N4S270AC-1095CDI8	IDT	LVDS Output Clock Oscillator	获取价格

与8N4S270AC-1080CDI相关文章

深入解析CS8416引脚说明、参数、技术特点
2024-06-03

1
TPA3116D2功放芯片参数详解、引脚说明
2024-06-03

2
移位寄存器74HC165引脚说明、驱动程序示例解读
2024-06-03

2
深入解析AD9833：DDS频率合成器的卓越性能与广泛应用
2024-06-03

2

产品中心

服务支持

精选活动

关于我们

帮助中心

8N4S270AC-1080CDI

8N4S270AC-1080CDI 技术参数

8N4S270AC-1080CDI 数据手册

与8N4S270AC-1080CDI相关器件

与8N4S270AC-1080CDI相关文章

您还可以找

产品中心

服务支持

精选活动

关于我们

帮助中心

8N4S270AC-1080CDI

8N4S270AC-1080CDI 技术参数

8N4S270AC-1080CDI 数据手册

与8N4S270AC-1080CDI相关器件

与8N4S270AC-1080CDI相关文章

您还可以找

您在本页遇到什么问题？