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874S02BMIT

更新时间： 2024-11-05 14:51:07

品牌	Logo	应用领域
艾迪悌 - IDT		驱动光电二极管逻辑集成电路
页数	文件大小	规格书
16页	4077K
描述
PLL Based Clock Driver, 874S Series, 1 True Output(s), 0 Inverted Output(s), PDSO20, 7.50 X 12.80 MM, 2.30 MM HEIGHT, MS-013, MO-119, SOIC-20

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874S02BMIT 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	SOIC
包装说明：	7.50 X 12.80 MM, 2.30 MM HEIGHT, MS-013, MO-119, SOIC-20	针数：	20
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.52
系列：	874S	输入调节：	DIFFERENTIAL
JESD-30 代码：	R-PDSO-G20	JESD-609代码：	e0
长度：	12.8 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
湿度敏感等级：	1	功能数量：	1
反相输出次数：		端子数量：	20
实输出次数：	1	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装等效代码：	SOP20,.4
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
峰值回流温度（摄氏度）：	225	电源：	3.3 V
认证状态：	Not Qualified	座面最大高度：	2.65 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	3.465 V
最小供电电压 (Vsup)：	3.135 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子面层：	Tin/Lead (Sn85Pb15)	端子形式：	GULL WING
端子节距：	1.27 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	30	宽度：	7.5 mm
最小 fmax：	62.5 MHz	Base Number Matches：	1

874S02BMIT 数据手册

1:1 DIFFERENTIAL-TO-LVDS ZERO DELAY CLOCK GENERATOR

ICS874S02I

General Description

Features

The ICS874S02I is a highly versatile 1:1 Differential-

• One differential LVDS output pair and

one differential feedback output pair

to-LVDS Clock Generator and a member of the

HiPerClockS™ family of High Performance Clock

Solutions from IDT. The ICS874S02I has a fully

integrated PLL and can be configured as a zero

HiPerClockS™

• One differential clock input pair

• CLK/nCLK can accept the following differential input levels:

LVPECL, LVDS, LVHSTL, SSTL

delay buffer, multiplier or divider, and has an output frequency

range of 62.5MHz to 1GHz. The reference divider, feedback

divider and output divider are each programmable, thereby

allowing for the following output-to-input frequency ratios: 8:1, 4:1,

2:1, 1:1, 1:2, 1:4, 1:8. The external feedback allows the device to

achieve “zero delay” between the input clock and the output

clocks. The PLL_SEL pin can be used to bypass the PLL for

system test and debug purposes. In bypass mode, the reference

clock is routed around the PLL and into the internal output

dividers.

• Input frequency range: 62.5MHz to 1GHz

• Output frequency range: 62.5MHz to 1GHz

• VCO range: 500MHz - 1GHz

• External feedback for "zero delay" clock regeneration with

configurable frequencies

• Programmable dividers allow for the following output-to-input

frequency ratios: 8:1, 4:1, 2:1, 1:1, 1:2, 1:4, 1:8

• Cycle-to-cycle jitter: 35ps (maximum)

• Static phase offset: 100ps

• Full 3.3V supply mode

• -40°C to 85°C ambient operating temperature

• Available in standard (RoHS 5) package

Block Diagram

Pin Assignment

Pullup

CLK

nCLK

20 SEL1

SEL0

PLL_SEL

÷1, ÷2, ÷4, ÷8,

18 V_DD

17 PLL_SEL

÷16, ÷32, ÷64

nFB_IN

nQFB

FB_IN

SEL2

V^DDO

V^DDA

SEL3

GND

Pulldown

CLK

nCLK

Pullup

nQFB

QFB

GND

PLL

12 nQ

V^DDO

8:1, 4:1, 2:1, 1:1,

1:2, 1:4, 1:8

Pulldown

Pullup

ICS874S02I

FB_IN

nFB_IN

20-Lead SOIC

7.5mm x 12.8mm x 2.3mm package body

M Package

Top View

Pulldown

SEL0

SEL1

SEL2

SEL3

IDT™ / ICS™ LVDS CLOCK GENERATOR

ICS874S02BMI REV. AOCTOBER 16, 2008

12 3 4 5 6 7...16

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与874S02BMIT相关器件

型号	品牌	获取价格	描述	数据表
874S02I	IDT	获取价格	1:1 Differential-to-LVDS Zero Delay Clock Generator
874S336AGLF	IDT	获取价格	Clock Driver, 874S Series, 1 True Output(s), 0 Inverted Output(s), PDSO24, 4.40 X 7.80 MM,
874S336AGLFT	IDT	获取价格	Clock Driver, 874S Series, 1 True Output(s), 0 Inverted Output(s), PDSO24, 4.40 X 7.80 MM,
875	LITTELFUSE	获取价格	Axial Lead & Cartridge Fuses
87-5	APITECH	获取价格	Fixed Attenuator, 0MHz Min, 32000MHz Max
87-5.5	APITECH	获取价格	0MHz - 32000MHz RF/MICROWAVE FIXED ATTENUATOR
87-5000A-0C	ETC	获取价格	Signal Conditioner
87-5000A-0L	ETC	获取价格	Signal Conditioner
87-5000A-0P	ETC	获取价格	Signal Conditioner
87-5000A-0R	ETC	获取价格	Signal Conditioner

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