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844256BGILFT

更新时间： 2024-02-25 06:16:05

品牌	Logo	应用领域
艾迪悌 - IDT		时钟光电二极管外围集成电路晶体
页数	文件大小	规格书
16页	344K
描述
Clock Generator, 625MHz, PDSO24, 4.40 X 7.80 MM, 0.90 MM HEIGHT, ROHS COMPLIANT, MO-153, TSSOP-24

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844256BGILFT 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	End Of Life	零件包装代码：	TSSOP
包装说明：	TSSOP, TSSOP24,.25	针数：	24
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.17
JESD-30 代码：	R-PDSO-G24	JESD-609代码：	e3
长度：	7.8 mm	端子数量：	24
最高工作温度：	85 °C	最低工作温度：	-40 °C
最大输出时钟频率：	625 MHz	封装主体材料：	PLASTIC/EPOXY
封装代码：	TSSOP	封装等效代码：	TSSOP24,.25
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：	260	电源：	3.3 V
主时钟/晶体标称频率：	25.5 MHz	认证状态：	Not Qualified
座面最大高度：	1.1 mm	子类别：	Clock Generators
最大供电电压：	3.465 V	最小供电电压：	3.135 V
标称供电电压：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	MATTE TIN	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	30	宽度：	4.4 mm
uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, OTHER	Base Number Matches：	1

844256BGILFT 数据手册

ICS844256I

FEMTOCLOCKS™ CRYSTAL-TO-LVDS FREQUENCY SYNTHESIZER W/INTEGRATED FANOUT BUFFER

LVCMOS TO XTAL INTERFACE

The XTAL_IN input can accept a single-ended LVCMOS signal

through an AC couple capacitor. A general interface diagram is

shown in Figure 3. The XTAL_OUT pin can be left floating. The

input edge rate can be as slow as 10ns. For LVCMOS inputs, it

is recommended that the amplitude be reduced from full swing

to half swing in order to prevent signal interference with the

power rail and to reduce noise. This configuration requires that

the output impedance of the driver (Ro) plus the series

resistance (Rs) equals the transmission line impedance. In

addition, matched termination at the crystal input will attenuate

the signal in half. This can be done in one of two ways. First,

R1 and R2 in parallel should equal the transmission line

impedance. For most 50Ω applications, R1 and R2 can be 100Ω.

This can also be accomplished by removing R1 and making R2

50Ω.

V_DD

VCC

V_DD

VCC

.1uf

Zo = 50

XTAL_IN

Zo = Ro + Rs

XTAL_OU T

FIGURE 3. GENERAL DIAGRAM FOR LVCMOS DRIVER TO XTAL INPUT INTERFACE

3.3V, 2.5V LVDS DRIVER TERMINATION

A general LVDS interface is shown in Figure 4. In a 100Ω

differential transmission line environment, LVDS drivers

require a matched load termination of 100Ω across near

the receiver input.

2.5V or 3.3V

VDD

LVDS_Driv er

100

100 Ohm Differential Transmission Line

FIGURE 4. TYPICAL LVDS DRIVER TERMINATION

IDT^™/ ICS^™LVDS FREQUENCY SYNTHESIZER W/FANOUT BUFFER

ICS844256BGI REV. A DECEMBER 21, 2007

Reference Document: JEDEC Publication 95, MO-153

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型号	品牌	描述	获取价格	数据表
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