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831752AGILFT

更新时间： 2024-10-31 01:07:07
品牌 Logo 应用领域
艾迪悌 - IDT PC驱动光电二极管逻辑集成电路
页数 文件大小 规格书
18页 484K
描述
Clock Switch for ATCA/AMC and PCIe Applications

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831752AGILFT 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：TSSOP
包装说明：TSSOP-16针数：16
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.81
其他特性：ALSO OPERATES AT 3.3 V SUPPLY系列：831752
输入调节：DIFFERENTIAL MUXJESD-30 代码：R-PDSO-G16
JESD-609代码：e3长度：5 mm
逻辑集成电路类型：LOW SKEW CLOCK DRIVER湿度敏感等级：1
功能数量：1反相输出次数：
端子数量：16实输出次数：2
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP16,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
电源：2.5/3.3 VProp。Delay @ Nom-Sup：3.9 ns
传播延迟（tpd）：3.9 ns认证状态：Not Qualified
座面最大高度：1.2 mm子类别：Clock Drivers
最大供电电压 (Vsup)：2.625 V最小供电电压 (Vsup)：2.375 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：4.4 mm最小 fmax：500 MHz
Base Number Matches：1

831752AGILFT 数据手册

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Clock Switch for ATCA/AMC and PCIe  
Applications  
831752  
Data Sheet  
General Description  
Features  
The 831752 is a high-performance, differential HCSL clock switch.  
The device is designed for the routing of PCIe clock signals in  
ATCA/AMC system and is optimized for PCIe Gen 1, Gen 2 and Gen  
3. The device has one differential, bi-directional I/O (FCLK) for  
connection to ATCA clock sources and to clock receivers through a  
connector. The differential clock input CLK is the local clock input  
and the HCSL output Q is the local clock output. In the common  
clock mode, FCLK serves as an input and is routed to the differential  
HCSL output Q. There are two local clock modes. In the local clock  
mode 0, CLK is the input, Q is the clock output and FCLK is in  
high-impedance state. In the local clock mode 1, CLK is the input  
and both Q and FCLK are the outputs of the locally generated PCIe  
clock signal. The 831752 is characterized to operate from a 3.3V  
power or 2.5V power supply. The 831752 supports the switching of  
PCI Express (2.5 Gb/s), Gen 2 (5 Gb/s) and Gen 3 (8 Gb/s) clock  
signals.  
• Clock switch for PCIe and ATCA/AMC applications  
• Supports local and common ATCA/AMC clock modes  
• Bi-directional clock I/O FCLK:  
- When operating as an output, FCLK is a source-terminated  
HCSL signal.  
- When operating as an input, FCLK accepts HCSL, LVDS and  
LVPECL levels.  
• Local clock input (CLK) accepts HCSL, LVDS and LVPECL  
differential signals  
• Local HCSL clock output (Q)  
• Maximum input/output clock frequency: 500MHz  
• Maximum input/output data rate: 1000Mb/s (NRZ)  
• LVCMOS interface levels for the control inputs  
• PCI Express (2.5 Gb/S), Gen 2 (5 Gb/s) and Gen 3 (8 Gb/s) jitter  
compliant  
• Full 3.3V or 2.5V supply voltage  
• Lead-free (RoHS 6) 16-lead TSSOP package  
• -40°C to 85°C ambient operating temperature  
Pin Assignment  
DIR_SEL  
nOEFCLK  
VDD  
1
2
3
4
5
6
7
8
16  
15  
14  
13  
12  
11  
10  
9
IREF  
GND  
VDD  
Q
FCLK  
nFCLK  
GND  
nQ  
GND  
VDD  
nc  
CLK  
nCLK  
831752  
16-lead TSSOP  
4.4mm x 5.0mm x 0.925mm package body  
G Package, Top View  
Block Diagram  
1
FCLK  
Q
nFCLK  
nQ  
22.33  
50 50  
0
50 50  
22.33  
1=disable  
Pulldown  
CLK  
nCLK  
Pullup/Pulldown  
Pullup  
nOEFCLK  
DIR_SEL  
Pulldown  
IREF  
©2016 Integrated Device Technology, Inc  
1
Revision B June 28, 2016  
1234567...18

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