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74HC7030PW-T

更新时间： 2024-02-09 17:35:51

品牌	Logo	应用领域
恩智浦 - NXP		先进先出芯片
页数	文件大小	规格书
22页	175K
描述
IC 64 X 9 OTHER FIFO, PDSO28, SO-28, FIFO

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技术参数
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74HC7030PW-T 技术参数

生命周期：	Obsolete	零件包装代码：	DIE
包装说明：	,	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.71
风险等级：	5.84	最长访问时间：	520 ns
周期时间：	71.428 ns	JESD-30 代码：	X-XUUC-N
内存密度：	576 bit	内存宽度：	9
功能数量：	1	字数：	64 words
字数代码：	64	工作模式：	SYNCHRONOUS
最高工作温度：	125 °C	最低工作温度：	-40 °C
组织：	64X9	可输出：	YES
封装主体材料：	UNSPECIFIED	封装形状：	UNSPECIFIED
封装形式：	UNCASED CHIP	并行/串行：	PARALLEL
认证状态：	Not Qualified	最大供电电压 (Vsup)：	6 V
最小供电电压 (Vsup)：	2 V	标称供电电压 (Vsup)：	5 V
表面贴装：	YES	技术：	CMOS
温度等级：	AUTOMOTIVE	端子形式：	NO LEAD
端子位置：	UPPER	Base Number Matches：	1

74HC7030PW-T 数据手册

Philips Semiconductors

Product speciﬁcation

9-bit x 64-word FIFO register; 3-state

74HC/HCT7030

PIN DESCRIPTION

PIN NO.

SYMBOL

GND

DIR

NAME AND FUNCTION

ground (0 V)

1, 2, 14

data-in-ready output

shift-in input (LOW-to-HIGH, edge-triggered)

parallel data inputs

5, 6, 7, 8, 9, 10, 11, 12, 13

D₀to D₈

output enable input (active LOW)

3-state parallel data outputs

24, 23, 22, 21, 20, 19, 18, 17, 16

Q₀to Q₈

DOR

data-out-ready output

shift-out input (HIGH-to-LOW, edge-triggered)

asynchronous master-reset input (active LOW)

positive supply voltage

V_CC

Note

1. Pin 14 must be connected to GND. Pins 1 and 2 can be left floating or connected to GND, however it is not allowed

to let current flow in either direction between pins 1, 2 and 14.

Fig.1 Pin configuration.

Fig.2 Logic symbol.

Fig.3 IEC logic symbol.

December 1990

1 2 345 6 7...22

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型号	品牌	描述	获取价格	数据表
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