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74FCT388915T70J

更新时间： 2024-11-07 08:03:35
品牌 Logo 应用领域
艾迪悌 - IDT 时钟驱动器逻辑集成电路输出元件
页数 文件大小 规格书
10页 154K
描述
3.3V LOW SKEW PLL-BASED CMOS CLOCK DRIVER (WITH 3-STATE)

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74FCT388915T70J 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：QLCC
包装说明：PLASTIC, LCC-28针数：28
Reach Compliance Code：not_compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.53
Is Samacsys：N其他特性：OUTPUT FREQUENCY RATIOS ARE 0.5F/1.0F/2.0F; MAX PART TO PART SKEW = 1NS
系列：FCT输入调节：SCHMITT TRIGGER MUX
JESD-30 代码：S-PQCC-J28JESD-609代码：e0
长度：11.5062 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
最大I（ol）：0.032 A湿度敏感等级：1
功能数量：1反相输出次数：1
端子数量：28实输出次数：7
最高工作温度：70 °C最低工作温度：
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装等效代码：LDCC28,.5SQ
封装形状：SQUARE封装形式：CHIP CARRIER
峰值回流温度（摄氏度）：225电源：3.3 V
传播延迟（tpd）：1.3 ns认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.8 ns座面最大高度：4.572 mm
子类别：Clock Drivers最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn85Pb15)
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：11.5062 mm最小 fmax：70 MHz
Base Number Matches：1

74FCT388915T70J 数据手册

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3.3V LOW SKEW PLL-BASED  
CMOS CLOCK DRIVER  
(WITH 3-STATE)  
IDT74FCT388915T  
70/100/133/150  
FEATURES:  
DESCRIPTION:  
• 0.5 MICRON CMOS Technology  
The FCT388915T uses phase-lock loop technology to lock the fre-  
quencyandphase ofoutputs tothe inputreference clock. Itprovides low  
skewclockdistributionforhighperformancePCsandworkstations. Oneof  
the outputs is fed back to the PLL at the FEEDBACK input resulting in  
essentiallyzerodelayacross the device. The PLLconsists ofthe phase/  
frequency detector, charge pump, loop filter and VCO. The VCO is  
designed for a 2Q operating frequency range of 40MHz to f2Q Max.  
TheFCT388915Tprovides8outputs,theQ5outputisinvertedfromthe  
Qoutputs. The 2Qruns attwice the QfrequencyandQ/2runs athalfthe  
Qfrequency.  
• Input frequency range: 10MHz – f2Q Max. spec  
(FREQ_SEL = HIGH)  
• Max. output frequency: 150MHz  
• Pin and function compatible with FCT88915T, MC88915T  
• 5 non-inverting outputs, one inverting output, one 2x output,  
one ÷2 output; all outputs are TTL-compatible  
• 3-State outputs  
• Duty cycle distortion < 500ps (max.)  
• 32/–16mA drive at CMOS output voltage levels  
• VCC = 3.3V ± 0.3V  
The FREQ_SELcontrolprovides anadditional÷2optioninthe output  
path. PLL _EN allows bypassing of the PLL, which is useful in static test  
modes. WhenPLL_ENis low,SYNCinputmaybe usedas a testclock. In  
this testmode,theinputfrequencyis notlimitedtothespecifiedrangeand  
thepolarityofoutputsiscomplementarytothatinnormaloperation(PLL_EN  
=1). The LOCKoutputattains logicHIGHwhenthe PLLis insteady-state  
phase andfrequencylock. WhenOE/RST is low,allthe outputs are putin  
highimpedance state andregisters atQ,Q andQ/2outputs are reset.  
The FCT388915T requires one external loop filter component as  
recommended in Figure 3.  
• Inputs can be driven by 3.3V or 5V components  
• Available in 28 pin PLCC and SSOP packages  
FUNCTIONALBLOCKDIAGRAM  
FEEDBACK  
LOCK  
Voltage  
Controlled  
Oscilator  
Phase/Freq.  
Detector  
0 M  
u
Charge Pump  
SYNC (0)  
SYNC (1)  
x
1
LF  
REF_SEL  
PLL_EN  
0
1
2Q  
Mux  
(÷1)  
(÷2)  
1
0
M
u
x
D
Q0  
Q1  
Q
CP  
Q
R
R
R
R
R
R
R
Divide  
-By-2  
D
Q
Q
Q
Q
Q
Q
FREQ_SEL  
OE/RST  
CP  
D
Q2  
Q3  
CP  
D
CP  
D
Q4  
Q5  
Q/2  
CP  
D
CP  
D
CP  
TheIDTlogoisaregisteredtrademarkofIntegratedDeviceTechnology,Inc.  
COMMERCIAL TEMPERATURE RANGE  
OCTOBER 2008  
1
© 2004 Integrated Device Technology, Inc.  
DSC-4243/7  
1234567...10

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型号 品牌 获取价格 描述 数据表
74FCT388915T70J8 IDT

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 		PLL Based Clock Driver, FCT Series, 7 True Output(s), 1 Inverted Output(s), CMOS, PQCC28,
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 		3.3V LOW SKEW PLL-BASED CMOS CLOCK DRIVER (WITH 3-STATE)
74FCT388915T70JI IDT

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 		暂无描述
74FCT388915T70PY IDT

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