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74FCT388915T100J8

更新时间： 2024-02-12 07:01:06
品牌 Logo 应用领域
艾迪悌 - IDT 驱动输出元件逻辑集成电路
页数 文件大小 规格书
10页 1140K
描述
PLL Based Clock Driver, FCT Series, 7 True Output(s), 1 Inverted Output(s), CMOS, PQCC28, PLASTIC, LCC-28

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74FCT388915T100J8 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：QLCC
包装说明：PLASTIC, LCC-28针数：28
Reach Compliance Code：not_compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.55
其他特性：OUTPUT FREQUENCY RATIOS ARE 0.5F/1.0F/2.0F; MAX PART TO PART SKEW = 1NS系列：FCT
输入调节：SCHMITT TRIGGER MUXJESD-30 代码：S-PQCC-J28
JESD-609代码：e0长度：11.5062 mm
逻辑集成电路类型：PLL BASED CLOCK DRIVER最大I（ol）：0.032 A
湿度敏感等级：1功能数量：1
反相输出次数：1端子数量：28
实输出次数：7最高工作温度：70 °C
最低工作温度：输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装等效代码：LDCC28,.5SQ封装形状：SQUARE
封装形式：CHIP CARRIER峰值回流温度（摄氏度）：225
电源：3.3 V传播延迟（tpd）：1.3 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.8 ns
座面最大高度：4.572 mm子类别：Clock Drivers
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn85Pb15)端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：11.5062 mm
最小 fmax：100 MHzBase Number Matches：1

74FCT388915T100J8 数据手册

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IDT74FCT388915T  
3.3VLOWSKEWPLL-BASEDCMOSCLOCKDRIVER(3-STATE)  
COMMERCIALTEMPERATURERANGE  
TESTCIRCUITSANDWAVEFORMS  
6.0V  
VCC  
VCC  
VCC  
GND  
100Ω  
500Ω  
500Ω  
IN  
VOUT  
V
VOUT  
IN  
V
Pulse  
Generator  
Pulse  
Generator  
D.U.T.  
D.U.T.  
20pF  
CL  
100Ω  
RT  
RT  
50Ω to VCC/2, CL = 20pF  
Enable and Disable Test Circuit  
1.5V  
SYNC INPUT  
(SYNC (1) or  
SYNC (0))  
t
CYCLE  
SYNC INPUT  
tPD  
VCC/2  
VCC/2  
FEEDBACK  
INPUT  
Q/2 OUTPUT  
t
t
t
SKEWf  
t
SKEWf  
SKEWr  
t
SKEWr  
VCC/2  
SKEWALL  
Q0-Q4  
OUTPUTS  
t
CYCLE "Q" OUTPUTS  
VCC/2  
VCC/2  
Q5 OUTPUT  
2Q OUTPUT  
Propagation Delay, Output Skew  
(These waveforms represent the configuration of Figure 3a)  
NOTES:  
1. The FCT388915T aligns rising edges of the FEEDBACK input and SYNC input, therefore the SYNC input does not require a 50% duty cycle.  
2. All skew specs are measured between the VCC/2 crossing point of the appropriate output edges. All skews are specified as "windows", not as ± deviation around a center point.  
3. If a Q ouput is connected to the FEEDBACK input (this situation is not shown), the Q output frequency would match the SYNC input frequency, the 2Q output would run at twice  
the SYNC frequency and the Q/2 output would run at half the SYNC frequency.  
ENABLE  
DISABLE  
SWITCHPOSITION  
3V  
CONTROL  
INPUT  
1.5V  
0V  
Test  
Switch  
tPZL  
tPLZ  
Disable Low  
Enable Low  
6V  
3V  
1.5V  
3V  
OUTPUT  
NORMALLY  
LOW  
SWITCH  
6V  
0.3V  
0.3V  
VOL  
Disable High  
Enable High  
GND  
tPZH  
tPHZ  
VOH  
OUTPUT  
NORMALLY  
HIGH  
SWITCH  
GND  
1.5V  
0V  
DEFINITIONS:  
CL = Load capacitance: includes jig and probe capacitance.  
0V  
RT = Termination resistance: should be equal to ZOUT of the Pulse Generator.  
Enable and Disable Times  
NOTES:  
1. Diagram shown for input Control Enable-LOW and input Control Disable-HIGH.  
2. Pulse Generator for All Pulses: tF ≤ 2.5ns; tR ≤ 2.5ns.  
9
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