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74F273

更新时间： 2024-01-29 23:39:17
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美国国家半导体 - NSC 触发器
页数 文件大小 规格书
8页 169K
描述
Octal D Flip-Flop

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74F273 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：SOIC包装说明：5.30 MM, EIAJ TYPE2, SOP-20
针数：20Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.6
Is Samacsys：N系列：F/FAST
JESD-30 代码：R-PDSO-G20JESD-609代码：e3
长度：12.6 mm负载电容（CL）：50 pF
逻辑集成电路类型：D FLIP-FLOP最大频率@ Nom-Sup：130000000 Hz
最大I（ol）：0.02 A湿度敏感等级：1
位数：8功能数量：1
端子数量：20最高工作温度：70 °C
最低工作温度：输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP20,.3封装形状：RECTANGULAR
封装形式：SMALL OUTLINE包装方法：TAPE AND REEL
峰值回流温度（摄氏度）：260电源：5 V
最大电源电流（ICC）：56 mA传播延迟（tpd）：9 ns
认证状态：Not Qualified座面最大高度：2.1 mm
子类别：FF/Latches最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：TTL
温度等级：COMMERCIAL端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：POSITIVE EDGE宽度：5.3 mm
最小 fmax：130 MHzBase Number Matches：1

74F273 数据手册

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May 1995  
54F/74F273  
Octal D Flip-Flop  
General Description  
Features  
Y
Ideal buffer for MOS microprocessor or memory  
Eight edge-triggered D flip-flops  
The ’F273 has eight edge-triggered D-type flip-flops with in-  
dividual D inputs and Q outputs. The common buffered  
Clock (CP) and Master Reset (MR) inputs load and reset  
(clear) all flip-flops simultaneously.  
Y
Y
Y
Y
Y
Y
Y
Buffered common clock  
Buffered, asynchronous Master Reset  
See ’F377 for clock enable version  
See ’F373 for transparent latch version  
The register is fully edge-triggered. The state of each D in-  
put, one setup time before the LOW-to-HIGH clock tran-  
sition, is transferred to the corresponding flip-flop’s Q out-  
put.  
See ’F374 for TRI-STATE version  
É
Guaranteed 4000V minimum ESD protection  
All outputs will be forced LOW independently of Clock or  
Data inputs by a LOW voltage level on the MR input. The  
device is useful for applications where the true output only is  
required and the Clock and Master Reset are common to all  
storage elements.  
Package  
Commercial  
74F273PC  
Military  
Package Description  
Number  
N20A  
J20A  
20-Lead (0.300 Wide) Molded Dual-In-Line  
×
54F273DM (Note 2)  
20-Lead Ceramic Dual-In-Line  
74F273SC (Note 1)  
74F273SJ (Note 1)  
M20B  
M20D  
W20A  
E20A  
20-Lead (0.300 Wide) Molded Small Outline, JEDEC  
×
20-Lead (0.300 Wide) Molded Small Outline, EIAJ  
×
54F273FM (Note 2)  
54F273LM (Note 2)  
20-Lead Cerpack  
20-Lead Ceramic Leadless Chip Carrier, Type C  
e
Note 1: Devices also available in 13 reel. Use suffix  
SCX and SJX.  
×
Note 2: Military grade device with environmental and burn-in processing. Use suffix  
e
DMQB, FMQB and LMQB.  
Logic Symbols  
IEEE/IEC  
TL/F/9511–3  
TL/F/9511–5  
TRI-STATEÉ is a registered trademark of National Semiconductor Corporation.  
C
1995 National Semiconductor Corporation  
TL/F/9511  
RRD-B30M75/Printed in U. S. A.  
12345678

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