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74AUP1G175GM

更新时间： 2024-01-16 16:19:43

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安世 - NEXPERIA		光电二极管逻辑集成电路触发器
页数	文件大小	规格书
21页	293K
描述
Low-power D-type flip-flop with reset; positive-edge triggerProduction

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74AUP1G175GM 技术参数

是否Rohs认证：	符合	生命周期：	Active
包装说明：	SON-6	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.25
Is Samacsys：	N	系列：	AUP/ULP/V
JESD-30 代码：	R-PDSO-N6	JESD-609代码：	e3
长度：	1.45 mm	逻辑集成电路类型：	D FLIP-FLOP
湿度敏感等级：	1	位数：	1
功能数量：	1	端子数量：	6
最高工作温度：	125 °C	最低工作温度：	-40 °C
输出极性：	TRUE	封装主体材料：	PLASTIC/EPOXY
封装代码：	VSON	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, VERY THIN PROFILE	峰值回流温度（摄氏度）：	260
传播延迟（tpd）：	21 ns	认证状态：	Not Qualified
座面最大高度：	0.5 mm	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	0.8 V	标称供电电压 (Vsup)：	1.1 V
表面贴装：	YES	技术：	CMOS
温度等级：	AUTOMOTIVE	端子面层：	Tin (Sn)
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
触发器类型：	POSITIVE EDGE	宽度：	1 mm
最小 fmax：	410 MHz	Base Number Matches：	1

74AUP1G175GM 数据手册

74AUP1G175

Low-power D-type flip-flop with reset; positive-edge trigger

Rev. 8 — 13 July 2023

Product data sheet

1. General description

The 74AUP1G175 is a single positive edge triggered D-type flip-flop with individual data (D), clock

(CP), master reset (MR) inputs, and Q output. The D-input that meets the set-up and hold time

requirements on the LOW-to-HIGH clock transition will be stored in the flip-flop and appear at the

Q output. A LOW on MR causes the flip-flop and output to be reset to LOW. Schmitt-trigger action

at all inputs makes the circuit tolerant of slower input rise and fall times. This device ensures very

low static and dynamic power consumption across the entire V_CCrange from 0.8 V to 3.6 V. This

device is fully specified for partial power down applications using I_OFF. The I_OFFcircuitry disables

the output, preventing the potentially damaging backflow current through the device when it is

powered down.

2. Features and benefits

•

Wide supply voltage range from 0.8 V to 3.6 V

•

High noise immunity

CMOS low power dissipation

Complies with JEDEC standards:

•

JESD8-12 (0.8 V to 1.3 V)

JESD8-11 (0.9 V to 1.65 V)

JESD8-7 (1.2 V to 1.95 V)

JESD8-5 (1.8 V to 2.7 V)

JESD8C (2.7 V to 3.6 V)

•

Low static power consumption; I_CC= 0.9 μA (maximum)

Latch-up performance exceeds 100 mA per JESD 78 Class II

Overvoltage tolerant inputs to 3.6 V

Low noise overshoot and undershoot < 10 % of V_CC

I_OFFcircuitry provides partial Power-down mode operation

Multiple package options

ESD protection:

•

HBM: ANSI/ESDA/JEDEC JS-001 class 3A exceeds 5000 V

CDM: ANSI/ESDA/JEDEC JS-002 class C3 exceeds 1000 V

•

Specified from -40 °C to +85 °C and -40 °C to +125 °C

12 3 4 5 6 7...21

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与74AUP1G175GM相关器件

型号	品牌	描述	获取价格	数据表
74AUP1G175GM,114	NXP	74AUP1G175 - Low-power D-type flip-flop with reset; positive-edge trigger SON 6-Pin	获取价格
74AUP1G175GM,115	NXP	74AUP1G175 - Low-power D-type flip-flop with reset; positive-edge trigger SON 6-Pin	获取价格
74AUP1G175GM,132	NXP	74AUP1G175 - Low-power D-type flip-flop with reset; positive-edge trigger SON 6-Pin	获取价格
74AUP1G175GM-G	NXP	Low-power D-type flip-flop with reset; positive-edge trigger	获取价格
74AUP1G175GN	NEXPERIA	Low-power D-type flip-flop with reset; positive-edge triggerProduction	获取价格
74AUP1G175GS	NEXPERIA	Low-power D-type flip-flop with reset; positive-edge triggerProduction	获取价格

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