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74ALVCH16823DGG

更新时间： 2024-11-20 11:10:39
品牌 Logo 应用领域
安世 - NEXPERIA 驱动光电二极管逻辑集成电路
页数 文件大小 规格书
18页 213K
描述
18-bit bus-interface D-type flip-flop with reset and enable; 3-stateProduction

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74ALVCH16823DGG 技术参数

是否Rohs认证： 符合生命周期：Active
包装说明：TSSOP2-56Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.27
Is Samacsys：N其他特性：WITH CLEAR AND CLOCK ENABLE
系列：ALVC/VCX/AJESD-30 代码：R-PDSO-G56
JESD-609代码：e4长度：14 mm
逻辑集成电路类型：BUS DRIVER湿度敏感等级：2
位数：9功能数量：2
端口数量：2端子数量：56
最高工作温度：85 °C最低工作温度：-40 °C
输出特性：3-STATE输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260传播延迟（tpd）：7.5 ns
认证状态：Not Qualified座面最大高度：1.2 mm
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：1.2 V
标称供电电压 (Vsup)：1.8 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)端子形式：GULL WING
端子节距：0.5 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：6.1 mm
Base Number Matches：1

74ALVCH16823DGG 数据手册

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74ALVCH16823  
18-bit bus-interface D-type flip-flop with reset and enable;  
3-state  
Rev. 3 — 1 February 2018  
Product data sheet  
1 General description  
The 74ALVCH16823 is a 18-bit edge-triggered flip-flop featuring separate D-type inputs  
for each flip-flop and 3-state outputs for bus oriented applications. Incorporates bushold  
data inputs which eliminate the need for external pull-up resistors to hold unused inputs.  
The 74ALVCH16823 consists of two sections of nine edge-triggered flip-flops. A clock  
(nCP) input, an output-enable (nOE) input, a master reset (nMR) input and a clock-  
enable (nCE) input are provided for each total 9-bit section.  
With the clock-enable (nCE) input LOW, the D-type flip-flops will store the state of  
their individual nDn-inputs that meet the set-up and hold time requirements on the  
LOW-to-HIGH nCP transition. Taking nCE HIGH disables the clock buffer, thus latching  
the outputs. Taking the master reset (nMR) input LOW causes all the nQn outputs to go  
LOW independently of the clock.  
When nOE is LOW, the contents of the flip-flops are available at the outputs. When the  
nOE is HIGH, the outputs go to the high impedance OFF-state. Operation of the nOE  
input does not affect the state of flip-flops.  
Active bus hold circuitry is provided to hold unused or floating data inputs at a valid logic  
level.  
2 Features and benefits  
• Wide supply voltage range from 1.2 V to 3.6 V  
• CMOS low-power consumption  
• Direct interface with TTL levels  
• Current drive ± 24 mA at 3.0 V  
• MULTIBYTE flow-through standard pin-out architecture  
• Low inductance multiple VCC and GND pins for minimum noise and ground bounce  
• Output drive capability 50 Ω transmission lines at 85°C  
• All data inputs have bushold  
• Complies with JEDEC standard no. 8-1A  
• Complies with JEDEC standards:  
– JESD8-5 (2.3 V to 2.7 V)  
– JESD8B/JESD36 (2.7 V to 3.6 V)  
• ESD protection:  
– HBM ANSI/ESDA/JEDEC JS-001 exceeds 2000 V  
– CDM JESD22-C101E exceeds 1000 V  
 
 
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型号 品牌 获取价格 描述 数据表
74ALVCH16823DGGRE4 TI

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 		ALVC/VCX/A SERIES, DUAL 9-BIT DRIVER, TRUE OUTPUT, PDSO56, GREEN, PLASTIC, TSSOP-56
74ALVCH16823DGG-T NXP

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 		IC ALVC/VCX/A SERIES, DUAL 9-BIT DRIVER, TRUE OUTPUT, PDSO56, PLASTIC, SOT-364, TSSOP2-56,
74ALVCH16823DL NXP

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 		18-bit bus-interface D-type flip-flop with reset and enable 3-State
74ALVCH16823DL,112 NXP

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 		74ALVCH16823 - 18-bit bus-interface D-type flip-flop with reset and enable (3-State) SSOP
74ALVCH16823DL,118 NXP

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 		74ALVCH16823 - 18-bit bus-interface D-type flip-flop with reset and enable (3-State) SSOP
74ALVCH16823DL,512 NXP

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 		74ALVCH16823 - 18-bit bus-interface D-type flip-flop with reset and enable (3-State) SSOP
74ALVCH16823DL,518 NXP

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 		74ALVCH16823 - 18-bit bus-interface D-type flip-flop with reset and enable (3-State) SSOP
74ALVCH16823DLG4 TI

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 		18-Bit Bus-Interface Flip-Flop With 3-State Outputs 56-SSOP -40 to 85
74ALVCH16823DLRG4 TI

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 		ALVC/VCX/A SERIES, DUAL 9-BIT DRIVER, TRUE OUTPUT, PDSO56, 0.300 INCH, GREEN, PLASTIC, SSO
74ALVCH16823DL-T ETC

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 		18-Bit D-Type Flip-Flop

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