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Datasheet > 逻辑 > 总线驱动器/收发器> 74ABT821N
74ABT821N PDF预览

74ABT821N

更新时间： 2024-02-25 21:55:35
品牌 Logo 应用领域
恩智浦 - NXP 总线驱动器总线收发器触发器
页数 文件大小 规格书
6页 72K
描述
10-bit D-type flip-flop; positive-edge trigger 3-State

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74ABT821N 技术参数

Source Url Status Check Date：2013-06-14 00:00:00是否Rohs认证：符合
生命周期：Obsolete零件包装代码：TSSOP
包装说明：4.40 MM, PLASTIC, MO-153, SOT355-1, TSSOP-24针数：24
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.83Is Samacsys：N
其他特性：POWER OFF DISABLE OUTPUTS TO PERMIT LIVE INSERTION; WITH POWER-UP RESET系列：ABT
JESD-30 代码：R-PDSO-G24JESD-609代码：e4
长度：7.8 mm负载电容（CL）：50 pF
逻辑集成电路类型：BUS DRIVER最大频率@ Nom-Sup：125000000 Hz
最大I（ol）：0.064 A湿度敏感等级：1
位数：10功能数量：1
端口数量：2端子数量：24
最高工作温度：85 °C最低工作温度：-40 °C
输出特性：3-STATE输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP24,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH包装方法：TAPE AND REEL
峰值回流温度（摄氏度）：260电源：5 V
最大电源电流（ICC）：38 mA传播延迟（tpd）：6.7 ns
认证状态：Not Qualified座面最大高度：1.1 mm
子类别：FF/Latches最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：BICMOS
温度等级：INDUSTRIAL端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
触发器类型：POSITIVE EDGE宽度：4.4 mm
Base Number Matches：1

74ABT821N 数据手册

 浏览型号74ABT821N的Datasheet PDF文件第1页浏览型号74ABT821N的Datasheet PDF文件第3页浏览型号74ABT821N的Datasheet PDF文件第4页浏览型号74ABT821N的Datasheet PDF文件第5页浏览型号74ABT821N的Datasheet PDF文件第6页 
Philips Semiconductors  
Product specification  
10-bit D-type flip-flop; positive-edge trigger  
(3-State)  
74ABT821  
LOGIC SYMBOL  
LOGIC SYMBOL (IEEE/IEC)  
1
EN  
C2  
13  
2
3
4
5
6
7
8
9
10 11  
2
3
4
5
6
7
8
9
23  
2D  
1
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9  
22  
21  
20  
19  
18  
17  
16  
15  
14  
13  
1
CP  
OE  
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9  
23 22 21 20 19 18 17 16 15 14  
10  
11  
SA00224  
SA00225  
FUNCTION TABLE  
INPUTS  
INTERNAL  
REGISTER  
OUTPUTS  
Q0 – Q9  
OPERATING MODE  
OE  
CP  
Dn  
L
L
↑
↑
l
h
L
H
L
H
Load and read register  
Hold  
L
↑
X
NC  
NC  
H
H
↑
↑
X
Dn  
NC  
Dn  
Z
Z
Disable outputs  
H
h
=
=
High voltage level  
NC= No change  
High voltage level one set-up time  
prior to the Low-to-High clock transition  
Low voltage level  
Low voltage level one set-up time  
prior to the Low-to-High clock transition  
X
Z
↑
=
=
=
=
Don’t care  
High impedance “off” state  
Low to High clock transition  
L
l
=
=
↑
Not a Low-to-High clock transition  
LOGIC DIAGRAM  
D0  
2
D1  
D2  
D3  
5
D4  
D5  
D6  
D7  
D8  
10  
D9  
11  
3
4
6
7
8
9
D
D
D
D
D
D
D
D
D
D
CP  
Q
CP  
Q
CP  
Q
CP  
Q
CP  
Q
CP  
Q
CP  
Q
CP  
Q
CP  
Q
CP Q  
13  
1
CP  
OE  
23  
Q0  
22  
Q1  
21  
20  
Q3  
19  
Q4  
18  
Q5  
17  
Q6  
16  
Q7  
15  
Q8  
14  
Q2  
Q9  
SA00226  
2
1995 Sep 06  
123456

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