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74ABT823DB-T

更新时间： 2024-01-23 07:39:46

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恩智浦 - NXP		驱动信息通信管理光电二极管输出元件逻辑集成电路触发器
页数	文件大小	规格书
19页	111K
描述
ABT SERIES, 9-BIT DRIVER, TRUE OUTPUT, PDSO24, 5.30 MM, PLASTIC, MO-150, SOT340-1, SSOP-24

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74ABT823DB-T 技术参数

是否Rohs认证：	符合	生命周期：	Transferred
包装说明：	SSOP, SSOP24,.3	Reach Compliance Code：	unknown
风险等级：	5.73	Is Samacsys：	N
JESD-30 代码：	R-PDSO-G24	逻辑集成电路类型：	D FLIP-FLOP
最大频率@ Nom-Sup：	125000000 Hz	最大I（ol）：	0.064 A
功能数量：	9	端子数量：	24
最高工作温度：	85 °C	最低工作温度：	-40 °C
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	SSOP	封装等效代码：	SSOP24,.3
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, SHRINK PITCH
包装方法：	TAPE AND REEL	电源：	5 V
认证状态：	Not Qualified	子类别：	FF/Latches
标称供电电压 (Vsup)：	5 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子形式：	GULL WING
端子节距：	0.635 mm	端子位置：	DUAL
触发器类型：	POSITIVE EDGE	Base Number Matches：	1

74ABT823DB-T 数据手册

74ABT823

9-bit D-type ﬂip-ﬂop with reset and enable; 3-state

Rev. 02 — 7 February 2005

Product data sheet

1. General description

The 74ABT823 bus interface register is designed to eliminate the extra packages required

to buffer existing registers and provide extra data width for wider data and address paths

of buses carrying parity.

The 74ABT823 is a 9-bit wide buffered register with clock enable input (CE) and master

reset input (MR) which are ideal for parity bus interfacing in systems using many

microprocessors.

The register is fully edge-triggered. The state of each D input, one set-up time before the

LOW-to-HIGH clock transition, is transferred to the corresponding output Q of the ﬂip-ﬂop.

2. Features

■ High-speed parallel registers with positive edge-triggered D-type ﬂip-ﬂops

■ Ideal where high speed, light loading, or increased fan-in are required with MOS

microprocessors

■ Output capability: +64 mA and −32 mA

■ Latch-up protection:

◆ JESD78: exceeds 500 mA

■ ESD protection:

◆ MIL STD 883 method 3015: exceeds 2000 V

◆ Machine model: exceeds 200 V

■ Power-on 3-state

■ Power-on reset

3. Quick reference data

Table 1:

Quick reference data

GND = 0 V; T_amb= 25 °C.

Symbol Parameter

Conditions

Min

Typ

4.3

4.4

Max Unit

t_PLH

t_PHL

C_I

propagation delay CP to Qn C_L= 50 pF; V_CC= 5 V

input capacitance

output capacitance

V_I= 0 V or V_CC

C_O

outputs disabled;

V_O= 0 V or V_CC

I_CC

quiescent supply current

outputs 3-state;

0.5

µA

V_CC= 5.5 V;

V_I= GND or V_CC

12 3 4 5 6 7...19

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