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71V2558SA100BG

更新时间： 2023-01-02 20:29:39
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艾迪悌 - IDT /
页数 文件大小 规格书
28页 3456K
描述
PBGA-119, Tray

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IDT71V2556, IDT71V2558, 128K x 36, 256K x 18, 3.3V Synchronous ZBT™ SRAMs  
with 2.5V I/O, Burst Counter, and Pipelined Outputs  
Commercial and Industrial Temperature Ranges  
Pin Configuration — 128K x 36, 165 fBGA  
1
2
3
4
5
6
7
8
9
10  
11  
A
B
C
D
E
F
NC(2)  
NC  
A
7
6
ADV/LD  
OE  
NC(2)  
NC(2)  
A
A
8
9
NC  
CE1  
BW  
3
BW  
2
CE  
2
CEN  
R/W  
A
CE  
2
CLK  
NC(2)  
I/OP2  
I/O14  
I/O12  
I/O10  
BW4  
BW  
1
I/OP3  
I/O17  
I/O19  
I/O21  
I/O23  
NC  
V
V
V
V
V
DDQ  
DDQ  
DDQ  
DDQ  
DDQ  
V
V
V
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V
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SS  
DD  
DD  
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V
V
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SS  
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SS  
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SS  
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V
V
V
V
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SS  
SS  
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SS  
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SS  
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V
V
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V
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DD  
DD  
DD  
DD  
DD  
DD  
DD  
DD  
DD  
SS  
V
DDQ  
DDQ  
DDQ  
DDQ  
DDQ  
NC  
I/O16  
I/O18  
I/O20  
I/O22  
V
V
V
V
I/O15  
I/O13  
I/O11  
G
H
J
I/O  
9
I/O8  
(5)  
V
DD(1)  
V
DD(1)  
I/O24  
I/O26  
I/O28  
I/O30  
NC  
NC  
NC  
NC  
NC/ZZ  
I/O25  
I/O27  
I/O29  
I/O31  
I/OP4  
NC  
V
DDQ  
DDQ  
DDQ  
DDQ  
DDQ  
V
DDQ  
DDQ  
DDQ  
DDQ  
DDQ  
I/O  
I/O  
I/O  
7
I/O6  
I/O4  
I/O2  
I/O0  
K
L
V
V
V
V
V
V
V
V
5
3
M
N
P
R
I/O  
1
NC  
V
DD(1)  
NC  
I/OP1  
NC  
(3,4)  
NC/TRST  
NC(2)  
NC(2)  
A
A
5
4
A
2
3
NC/TDI(3)  
A
1
NC/TDO(3)  
NC/TCK(3)  
A
10  
11  
A
13  
12  
A
A
14  
15  
A
NC/TMS(3)  
A
0
A
A
A
16  
LBO  
4875 tbl 25  
Pin Configuration — 256K x 18, 165 fBGA  
1
NC(2)  
NC  
NC  
NC  
NC  
NC  
NC  
2
3
4
5
6
7
8
9
10  
11  
A
B
C
D
E
F
A
7
6
NC  
ADV/LD  
NC(2)  
NC(2)  
A
8
9
A10  
CE  
1
BW  
2
CE  
2
CEN  
R/W  
A
CE  
2
NC  
CLK  
A
NC(2)  
I/OP1  
BW1  
OE  
NC  
V
DDQ  
DDQ  
DDQ  
DDQ  
DDQ  
V
V
V
V
V
V
V
V
V
V
V
SS  
DD  
DD  
DD  
DD  
DD  
DD  
DD  
DD  
DD  
SS  
V
V
V
V
V
V
V
V
V
V
SS  
SS  
SS  
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SS  
SS  
SS  
SS  
SS  
SS  
V
V
V
V
V
V
V
V
V
V
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
V
V
V
V
V
V
V
V
V
V
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
V
V
V
V
V
V
V
V
V
V
V
SS  
DD  
DD  
DD  
DD  
DD  
DD  
DD  
DD  
DD  
SS  
V
DDQ  
DDQ  
DDQ  
DDQ  
DDQ  
NC  
NC  
NC  
NC  
NC  
NC  
I/O  
8
V
V
V
V
V
V
V
V
I/O7  
I/O6  
I/O5  
I/O4  
I/O  
9
I/O10  
I/O11  
G
H
J
(5)  
V
DD(1)  
I/O12  
I/O13  
I/O14  
I/O15  
I/OP2  
NC  
V
DD(1)  
NC  
NC  
NC/ZZ  
NC  
V
DDQ  
DDQ  
DDQ  
DDQ  
DDQ  
V
DDQ  
DDQ  
DDQ  
DDQ  
DDQ  
I/O3  
NC  
K
L
NC  
V
V
V
V
V
V
V
V
I/O2  
NC  
NC  
I/O  
I/O  
NC  
1
NC  
M
N
P
R
NC  
0
NC  
(3,4)  
NC/TRST  
NC  
NC  
V
DD(1)  
NC  
NC(2)  
NC(2)  
A
A
5
4
A
2
3
NC/TDI(3)  
A
1
NC/TDO(3)  
NC/TCK(3)  
A
11  
A
14  
13  
A
A
15  
16  
NC  
A
NC/TMS(3)  
A
0
A
12  
A
A
17  
LBO  
4875 tbl 25a  
NOTES:  
1. H1, H2, and N7 do not have to be directly connected to VDD as long as the input voltage is ≥ VIH.  
2. A9, B9, B11, A1, R2 and P2 are reserved for future 9M, 18M, 36M, 72M, 144M, and 288M respectively respectively.  
3. These pins are NC for the "S" version and the JTAG signal listed for the "SA" version.  
4. TRST is offered as an optional JTAG reset if required in the application. If not needed, can be left floating and will internally be pulled to VDD.  
5. Pin H11 supports ZZ (sleep mode) on the latest die revision.  
6.42  
8
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71V2558SA100BG8 IDT

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