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71V2556XS200BG

更新时间： 2024-11-07 05:05:03

品牌	Logo	应用领域
艾迪悌 - IDT		时钟静态存储器内存集成电路
页数	文件大小	规格书
28页	3456K
描述
ZBT SRAM, 128KX36, 3.2ns, CMOS, PBGA119, 14 X 22 MM, PLASTIC, MS-028AA, BGA-119

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71V2556XS200BG 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Active	零件包装代码：	BGA
包装说明：	BGA, BGA119,7X17,50	针数：	119
Reach Compliance Code：	not_compliant	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.43
最长访问时间：	3.2 ns	其他特性：	PIPELINED ARCHITECTURE
最大时钟频率 (fCLK)：	200 MHz	I/O 类型：	COMMON
JESD-30 代码：	R-PBGA-B119	JESD-609代码：	e0
长度：	22 mm	内存密度：	4718592 bit
内存集成电路类型：	ZBT SRAM	内存宽度：	36
湿度敏感等级：	3	功能数量：	1
端子数量：	119	字数：	131072 words
字数代码：	128000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	128KX36	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	BGA
封装等效代码：	BGA119,7X17,50	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	225	电源：	3.3 V
认证状态：	Not Qualified	座面最大高度：	2.36 mm
最大待机电流：	0.04 A	最小待机电流：	3.14 V
子类别：	SRAMs	最大压摆率：	0.4 mA
最大供电电压 (Vsup)：	3.465 V	最小供电电压 (Vsup)：	3.135 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn63Pb37)	端子形式：	BALL
端子节距：	1.27 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	20	宽度：	14 mm
Base Number Matches：	1

71V2556XS200BG 数据手册

128K x 36, 256K x 18

3.3V Synchronous ZBT™ SRAMs

2.5V I/O, Burst Counter

Pipelined Outputs

IDT71V2556S/XS

IDT71V2558S/XS

IDT71V2556SA/XSA

IDT71V2558SA/XSA

Features

cycle, andtwocycleslatertheassociateddatacycleoccurs, beitread

or write.

The IDT71V2556/58 contain data I/O, address and control signal

registers.Outputenableistheonlyasynchronoussignalandcanbeused

todisabletheoutputsatanygiventime.

AClockEnable(CEN)pinallowsoperationoftheIDT71V2556/58to

besuspendedaslongasnecessary.Allsynchronousinputsareignored

when(CEN)ishighandtheinternaldeviceregisterswillholdtheirprevious

values.

Therearethreechipenablepins(CE¹,CE2,CE2)thatallowtheuser

to deselect the device when desired. If any one of these three are not

assertedwhenADV/LDislow,nonewmemoryoperationcanbeinitiated.

However,anypendingdatatransfers(readsorwrites)willbecompleted.

Thedatabuswilltri-statetwocyclesafterchipisdeselectedorawriteis

initiated.

TheIDT71V2556/58hasanon-chipburstcounter.Intheburstmode,

theIDT71V2556/58canprovidefourcyclesofdataforasingleaddress

presentedtotheSRAM.Theorderoftheburstsequenceisdefinedbythe

LBOinputpin.TheLBOpinselectsbetweenlinearandinterleavedburst

sequence. The ADV/LD signal is used to load a new external address

(ADV/LD = LOW) or increment the internal burst counter (ADV/LD =

HIGH).

The IDT71V2556/58 SRAMs utilize IDT's latest high-performance

CMOSprocessandarepackagedinaJEDECstandard14mmx20mm

100-pinthinplasticquadflatpack(TQFP)aswellasa119ballgridarray

(BGA) and a 165 fine pitch ball grid array (fBGA).

◆

128K x 36, 256K x 18 memory configurations

◆

Supports high performance system speed - 200 MHz

(3.2 ns Clock-to-Data Access)

ZBT^TMFeature - No dead cycles between write and read

◆

cycles

◆

Internally synchronized output buffer enable eliminates the

need to control OE

Single R/W (READ/WRITE) control pin

Positive clock-edge triggered address, data, and control

◆

signal registers for fully pipelined applications

4-word burst capability (interleaved or linear)

Individual byte write (BW1 - BW4) control (May tie active)

Three chip enables for simple depth expansion

3.3V power supply (±5%), 2.5V I/O Supply (VDDQ)

Optional - Boundary Scan JTAG Interface (IEEE 1149.1

◆

complaint)

◆

Packaged in a JEDEC standard 100-pin plastic thin quad

flatpack (TQFP), 119 ball grid array (BGA) and 165 fine pitch

ball grid array (fBGA)

Description

TheIDT71V2556/58 are3.3Vhigh-speed4,718,592-bit(4.5Mega-

bit)synchronousSRAMS.Theyaredesignedtoeliminatedeadbuscycles

when turning the bus around between reads and writes, or writes and

reads. Thus, they have been given the name ZBT^TM, or Zero Bus

Turnaround.

AddressandcontrolsignalsareappliedtotheSRAMduringoneclock

PinDescriptionSummary

0-A17

Address Inputs

Input

Output

Input

I/O

Synchronous

Asynchronous

Synchronous

N/A

Chip Enables

CE1, CE

, CE

Output Enable

R/W

Read/Write Signal

Clock Enable

CEN

Individual Byte Write Selects

Clock

, BW

CLK

ADV/LD

LBO

TMS

TDI

Advance burst address / Load new address

Linear / Interleaved Burst Order

Test Mode Select

Test Data Input

Synchronous

Static

Synchronous

N/A

TCK

Test Clock

TDO

TRST

Test Data Output

Synchronous

Asynchronous

Synchronous

Static

JTAG Reset (Optional)

Sleep Mode

I/O

-I/O31, I/OP1-I/OP4

Data Input / Output

Core Power, I/O Power

Ground

DD, VDDQ

Supply

Static

OCTOBER⁴2⁸⁷⁵0^{tbl 0}0¹8

DSC-4875/09

12 3 4 5 6 7...28

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与71V2556XS200BG相关器件

型号	品牌	获取价格	描述	数据表
71V2556XS200BGG	IDT	获取价格	ZBT SRAM, 128KX36, 3.2ns, CMOS, PBGA119, 22 X 14 MM, ROHS COMPLIANT, PLASTIC, MS-028AA, BG
71V2556XS200BQG	IDT	获取价格	ZBT SRAM, 128KX36, 3.2ns, CMOS, PBGA165, 15 X 13 MM, ROHS COMPLIANT, FBGA-165
71V2556XS200PF	IDT	获取价格	ZBT SRAM, 128KX36, 3.2ns, CMOS, PQFP100, 14 X 20 MM, 1.40 MM HEIGHT, PLASTIC, MO-136DJ, TQ
71V2556XS200PFG	IDT	获取价格	ZBT SRAM, 128KX36, 3.2ns, CMOS, PQFP100, 20 X 14 MM, 1.40 MM HEIGHT, ROHS COMPLIANT, PLAST
71V2556XS200PFG8	IDT	获取价格	ZBT SRAM, 128KX36, 3.2ns, CMOS, PQFP100
71V2556XSA100BGG	IDT	获取价格	3.3V Synchronous ZBT SRAMs
71V2556XSA100BGG8	IDT	获取价格	3.3V Synchronous ZBT SRAMs
71V2556XSA100BGGI	IDT	获取价格	3.3V Synchronous ZBT SRAMs
71V2556XSA100BGGI8	IDT	获取价格	3.3V Synchronous ZBT SRAMs
71V2556XSA100BQ	IDT	获取价格	ZBT SRAM, 128KX36, 5ns, CMOS, PBGA165, 13 X 15 MM, FPBGA-165

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