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71V2556S166PFGI8

更新时间： 2024-11-17 00:21:43

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艾迪悌 - IDT		时钟静态存储器内存集成电路
页数	文件大小	规格书
25页	293K
描述
3.3V Synchronous ZBT SRAMs

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71V2556S166PFGI8 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	TQFP
包装说明：	QFF, QFP100,.63X.87	针数：	100
Reach Compliance Code：	compliant	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.16
Samacsys Description：	TQFP 14.0 X 20.0 X 1.4 MM	最长访问时间：	3.5 ns
其他特性：	PIPELINED ARCHITECTURE	最大时钟频率 (fCLK)：	166 MHz
I/O 类型：	COMMON	JESD-30 代码：	R-PQFP-F100
JESD-609代码：	e3	长度：	20 mm
内存密度：	4718592 bit	内存集成电路类型：	ZBT SRAM
内存宽度：	36	湿度敏感等级：	3
功能数量：	1	端子数量：	100
字数：	131072 words	字数代码：	128000
工作模式：	SYNCHRONOUS	最高工作温度：	85 °C
最低工作温度：	-40 °C	组织：	128KX36
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	QFF	封装等效代码：	QFP100,.63X.87
封装形状：	RECTANGULAR	封装形式：	FLATPACK
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	260
电源：	3.3 V	认证状态：	Not Qualified
座面最大高度：	1.6 mm	最大待机电流：	0.045 A
最小待机电流：	3.14 V	子类别：	SRAMs
最大压摆率：	0.36 mA	最大供电电压 (Vsup)：	3.465 V
最小供电电压 (Vsup)：	3.135 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Matte Tin (Sn) - annealed
端子形式：	FLAT	端子节距：	0.65 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	14 mm	Base Number Matches：	1

71V2556S166PFGI8 数据手册

IDT71V2556S/XS

128K x 36

IDT71V2556SA/XSA

3.3V Synchronous ZBT™ SRAMs

2.5V I/O, Burst Counter

Pipelined Outputs

AddressandcontrolsignalsareappliedtotheSRAMduringoneclock

cycle, andtwocycleslatertheassociateddatacycleoccurs, beitread

or write.

Features

◆

128K x 36 memory configurations

◆

Supports high performance system speed - 166 MHz

The IDT71V2556 contains data I/O, address and control signal

registers.Outputenableistheonlyasynchronoussignalandcanbeused

todisabletheoutputsatanygiventime.

AClockEnable(CEN)pinallowsoperationoftheIDT71V2556tobe

suspended as long as necessary. All synchronous inputs are ignored

when(CEN)ishighandtheinternaldeviceregisterswillholdtheirprevious

values.

(3.5 ns Clock-to-Data Access)

ZBT^TMFeature - No dead cycles between write and read

◆

cycles

◆

Internally synchronized output buffer enable eliminates the

need to control OE

Single R/W (READ/WRITE) control pin

Positive clock-edge triggered address, data, and control

◆

Therearethreechipenablepins(CE1,CE2,CE2)thatallowtheuser

to deselect the device when desired. If any one of these three are not

assertedwhenADV/LDislow,nonewmemoryoperationcanbeinitiated.

However,anypendingdatatransfers(readsorwrites)willbecompleted.

Thedatabuswilltri-statetwocyclesafterchipisdeselectedorawriteis

initiated.

signal registers for fully pipelined applications

4-word burst capability (interleaved or linear)

Individual byte write (BW1 - BW4) control (May tie active)

Three chip enables for simple depth expansion

3.3V power supply (±5%), 2.5V I/O Supply (VDDQ)

Optional - Boundary Scan JTAG Interface (IEEE 1149.1

◆

TheIDT71V2556hasanon-chipburstcounter.Intheburstmode,the

IDT71V2556 can provide four cycles of data for a single address

presentedtotheSRAM.Theorderoftheburstsequenceisdefinedbythe

LBOinputpin.TheLBOpinselectsbetweenlinearandinterleavedburst

sequence. The ADV/LD signal is used to load a new external address

(ADV/LD = LOW) or increment the internal burst counter (ADV/LD =

HIGH).

TheIDT71V2556SRAMsutilizeIDT's latesthigh-performanceCMOS

processandarepackagedinaJEDECstandard14mmx20mm100-pin

thinplasticquadflatpack(TQFP)aswellasa119ballgridarray(BGA).

complaint)

◆

Packaged in a JEDEC standard 100-pin plastic thin quad

flatpack (TQFP) and 119 ball grid array (BGA)

Description

TheIDT71V2556 isa3.3Vhigh-speed4,718,592-bit(4.5Megabit)

synchronous SRAM. It is designed to eliminate dead bus cycles when

turning the bus around between reads and writes, or writes and reads.

Thus, theyhavebeengiventhenameZBT^TM, orZeroBusTurnaround.

PinDescriptionSummary

A0-A16

Address Inputs

Input

Output

Input

I/O

Synchronous

Asynchronous

Synchronous

N/A

Chip Enables

CE , CE

, CE

Output Enable

R/W

Read/Write Signal

Clock Enable

CEN

Individual Byte Write Selects

Clock

, BW

CLK

ADV/LD

LBO

TMS

TDI

Advance burst address / Load new address

Linear / Interleaved Burst Order

Test Mode Select

Test Data Input

Synchronous

Static

Synchronous

N/A

TCK

TDO

TRST

Test Clock

Test Data Output

Synchronous

Asynchronous

Synchronous

Static

JTAG Reset (Optional)

Sleep Mode

I/O

-I/O31, I/OP1-I/OP4

DD, VDDQ

Data Input / Output

Core Power, I/O Power

Ground

Supply

Static

4875 tbl 01

APRIL 2011

DSC-4875/12

12 3 4 5 6 7...25

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71V2556S166PFGI8 替代型号

型号	品牌	替代类型	描述	数据表
71V2556S166PFGI	IDT	完全替代	3.3V Synchronous ZBT SRAMs

与71V2556S166PFGI8相关器件

型号	品牌	获取价格	描述	数据表
71V2556S200BG	IDT	获取价格	ZBT SRAM, 128KX36, 3.2ns, CMOS, PBGA119, 14 X 22 MM, PLASTIC, MS-028AA, BGA-119
71V2556S200BG8	IDT	获取价格	ZBT SRAM, 128KX36, 3.2ns, CMOS, PBGA119
71V2556S200BGG8	IDT	获取价格	ZBT SRAM, 128KX36, 3.2ns, CMOS, PBGA119
71V2556S200BQG8	IDT	获取价格	ZBT SRAM, 128KX36, 3.2ns, CMOS, PBGA165
71V2556S200PF8	IDT	获取价格	ZBT SRAM, 128KX36, 3.2ns, CMOS, PQFP100
71V2556S200PFG	IDT	获取价格	ZBT SRAM, 128KX36, 3.2ns, CMOS, PQFP100, 20 X 14 MM, 1.40 MM HEIGHT, ROHS COMPLIANT, PLAST
71V2556SA100BGG	IDT	获取价格	3.3V Synchronous ZBT SRAMs
71V2556SA100BGG8	IDT	获取价格	3.3V Synchronous ZBT SRAMs
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