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70V9159L6BFG

更新时间： 2024-01-22 17:49:21

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艾迪悌 - IDT		静态存储器内存集成电路
页数	文件大小	规格书
16页	205K
描述
HIGH-SPEED 3.3V SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM

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70V9159L6BFG 技术参数

生命周期：	Obsolete	包装说明：	BGA,
Reach Compliance Code：	compliant	HTS代码：	8542.32.00.41
风险等级：	5.84	最长访问时间：	6.5 ns
其他特性：	PIPELINED OR FLOW THROUGH ARCHITECTURE	JESD-30 代码：	S-PBGA-B100
内存密度：	73728 bit	内存集成电路类型：	DUAL-PORT SRAM
内存宽度：	9	功能数量：	1
端子数量：	100	字数：	8192 words
字数代码：	8000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	8KX9	封装主体材料：	PLASTIC/EPOXY
封装代码：	BGA	封装形状：	SQUARE
封装形式：	GRID ARRAY	并行/串行：	PARALLEL
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	BALL	端子位置：	BOTTOM
Base Number Matches：	1

70V9159L6BFG 数据手册

IDT70V9169/59L

High-Speed 3.3V 16/8K x 9 Dual-Port Synchronous Pipelined Static RAM

Industrial and Commercial Temperature Ranges

Timing Waveform of Read Cycle for Flow-Through Output

(FT/PIPE"X" = VIL)^(3,6)

tCYC1

tCH1

tCL1

CLK

tSC

tHC

tSC

tHC

CE1

R/W

tHW

tSW

tSA

tHA

ADDRESS⁽⁵⁾

DATAOUT

An + 1

An + 2

An + 3

(1)

tDC

tCD1

tCKHZ

Qn + 1

Qn + 2

(1)

tCKLZ

tDC

(1)

tOHZ

tOLZ

OE⁽²⁾

tOE

5655 drw 07

Timing Waveform of Read Cycle for Pipelined Operation

(FT/PIPE"X" = VIH)^(3,6)

tCYC2

tCH2

tCL2

CLK

tSC

tHC

tSC

(4)

CE1

R/W

tHW

tSW

tSA

tHA

ADDRESS⁽⁵⁾

An + 1

An + 2

An + 3

(1 Latency)

tDC

tCD2

Qn + 2 ⁽⁶⁾

DATAOUT

Qn + 1

(1)

tCKLZ

(1)

OHZ

tOLZ

OE⁽²⁾

tOE

5655 drw 08

NOTES:

1. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2).

2. OE is asynchronously controlled; all other inputs are synchronous to the rising clock edge.

3. ADS = VIL, CNTEN and CNTRST = VIH.

4. The output is disabled (High-Impedance state) by CE0 = VIH, CE1 = VIL following the next rising edge of the clock. Refer to Truth Table 1.

5. Addresses do not have to be accessed sequentially since ADS = VIL constantly loads the address on the rising edge of the CLK; numbers

are for reference use only.

6. "X' here denotes Left or Right port. The diagram is with respect to that port.

6.42

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