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70V657S12BCGI8

更新时间： 2024-11-07 02:34:51
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
24页 234K
描述
HIGH-SPEED 3.3V 128/64/32K x 36 ASYNCHRONOUS DUAL-PORT STATIC RAM

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70V657S12BCGI8 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：CABGA
包装说明：LBGA, BGA256,16X16,40针数：256
Reach Compliance Code：compliantECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.15
最长访问时间：12 nsI/O 类型：COMMON
JESD-30 代码：S-PBGA-B256JESD-609代码：e1
长度：17 mm内存密度：1179648 bit
内存集成电路类型：DUAL-PORT SRAM内存宽度：36
湿度敏感等级：3功能数量：1
端口数量：2端子数量：256
字数：32768 words字数代码：32000
工作模式：ASYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：32KX36
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：LBGA封装等效代码：BGA256,16X16,40
封装形状：SQUARE封装形式：GRID ARRAY, LOW PROFILE
并行/串行：PARALLEL峰值回流温度（摄氏度）：260
电源：2.5/3.3,3.3 V认证状态：Not Qualified
座面最大高度：1.5 mm最大待机电流：0.015 A
最小待机电流：3.15 V子类别：SRAMs
最大压摆率：0.515 mA最大供电电压 (Vsup)：3.45 V
最小供电电压 (Vsup)：3.15 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Tin/Silver/Copper (Sn/Ag/Cu)
端子形式：BALL端子节距：1 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：30
宽度：17 mmBase Number Matches：1

70V657S12BCGI8 数据手册

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IDT70V659/58/57S  
HIGH-SPEED 3.3V  
128/64/32K x 36  
ASYNCHRONOUS DUAL-PORT  
STATIC RAM  
LEAD FINISH (SnPb) ARE IN EOL PROCESS - LAST TIME BUY EXPIRES JUNE 15, 2018  
Features  
◆
◆
True Dual-Port memory cells which allow simultaneous  
Full on-chip hardware support of semaphore signaling  
between ports  
Fully asynchronous operation from either port  
Separate byte controls for multiplexed bus and bus  
matching compatibility  
Supports JTAG features compliant to IEEE 1149.1  
LVTTL-compatible, single 3.3V (±150mV) power supply for  
core  
LVTTL-compatible, selectable 3.3V (±150mV)/2.5V (±100mV)  
power supply for I/Os and control signals on each port  
Available in a 208-pin Plastic Quad Flatpack, 208-ball fine  
pitch Ball Grid Array, and 256-ball Ball Grid Array  
Industrial temperature range (–40°C to +85°C) is available  
for selected speeds  
access of the same memory location  
High-speed access  
◆
◆
◆
– Commercial:10/12/15ns(max.)  
– Industrial:12/15ns(max.)  
Dual chip enables allow for depth expansion without  
external logic  
IDT70V659/58/57 easily expands data bus width to 72 bits  
or more using the Master/Slave select when cascading  
more than one device  
M/S = VIH for BUSY output flag on Master,  
M/S = VIL for BUSY input on Slave  
Busy and Interrupt Flags  
◆
◆
◆
◆
◆
◆
◆
◆
◆
◆
◆
On-chip port arbitration logic  
Green parts available, see ordering information  
Functional Block Diagram  
BE3L  
BE3R  
BE2R  
BE2L  
BE1L  
BE0L  
BE1R  
BE0R  
R/WL  
R/  
WR  
B B B B B B B B  
E E E E E E E E  
0
L
1
L
2
L
3
L
3
2 1  
0
CE0L  
CE1L  
CE0R  
CE1R  
R R R R  
OEL  
OER  
Dout0-8_L  
Dout0-8_R  
Dout9-17_L  
Dout9-17_R  
Dout18-26_R  
Dout27-35_R  
Dout18-26_L  
Dout27-35_L  
128/64/32K x 36  
MEMORY  
ARRAY  
I/O0L- I/O35L  
Di n_L  
Di n_R  
I/O0R -I/O35R  
(1)  
(1)  
16 L  
A
16R  
Address  
Decoder  
A
Address  
Decoder  
ADDR_L  
ADDR_R  
A0R  
A0L  
CE0L  
CE1L  
ARBITRATION  
CE0R  
CE1R  
INTERRUPT  
SEMAPHORE  
LOGIC  
OE  
L
OE  
R
R/W  
L
R/W  
R
(2,3)  
L
(2,3)  
R
BUSY  
SEM  
INT  
BUSY  
SEM  
M/S  
L
L
R
(3)  
(3)  
INT  
R
TMS  
TCK  
TDI  
JTAG  
TDO  
TRST  
NOTES:  
4869 drw 01  
1. A16 is a NC for IDT70V658. Also, Addresses A16 and A15 are NC's for IDT70V657.  
2. BUSY is an input as a Slave (M/S=VIL) and an output when it is a Master (M/S=VIH).  
3. BUSY and INT are non-tri-state totem-pole outputs (push-pull).  
JUNE 2018  
1
©2018 Integrated Device Technology, Inc.  
DSC-4869/8  
1234567...24

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型号 品牌 获取价格 描述 数据表
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