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673M-01IT

更新时间： 2024-10-29 14:17:51

品牌	Logo	应用领域
艾迪悌 - IDT		驱动光电二极管逻辑集成电路
页数	文件大小	规格书
8页	173K
描述
PLL Based Clock Driver, 673 Series, 2 True Output(s), 0 Inverted Output(s), CMOS, PDSO16, 0.150 INCH, SOIC-16

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673M-01IT 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	SOIC	包装说明：	0.150 INCH, SOIC-16
针数：	16	Reach Compliance Code：	not_compliant
HTS代码：	8542.39.00.01	风险等级：	5.8
Is Samacsys：	N	其他特性：	ALSO OPERATES WITH 5V SUPPLY
系列：	673	输入调节：	STANDARD
JESD-30 代码：	R-PDSO-G16	JESD-609代码：	e0
长度：	9.9 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
湿度敏感等级：	1	功能数量：	1
反相输出次数：		端子数量：	16
实输出次数：	2	最高工作温度：	85 °C
最低工作温度：	-40 °C	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	SOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
峰值回流温度（摄氏度）：	225	认证状态：	Not Qualified
座面最大高度：	1.75 mm	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	3.13 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Tin/Lead (Sn85Pb15)
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	3.9 mm	最小 fmax：	120 MHz
Base Number Matches：	1

673M-01IT 数据手册

ICS673-01

PLL BUILDING BLOCK

Description

Features

The ICS673-01 is a low cost, high performance Phase

Locked Loop (PLL) designed for clock synthesis and

synchronization. Included on the chip are the phase

detector, charge pump, Voltage Controlled Oscillator

(VCO), and two output buffers. One output buffer is a

divide by two of the other. Through the use of external

reference and VCO dividers (the ICS674-01), the user

can customize the clock to lock to a wide variety of

input frequencies.

• Packaged in 16 pin SOIC

• Access to VCO input and feedback paths of PLL

• VCO operating range up to 120 MHz (5V)

• Able to lock MHz range outputs to kHz range inputs

through the use of external dividers

• Output Enable tri-states outputs

• Low skew output clocks

• Power Down turns off chip

The ICS673-01 also has an output enable function that

puts both outputs into a high-impedance state. The

chip also has a power down feature which turns off the

entire device.

• VCO predivide to feedback divider of 1 or 4

• 25 mA output drive capability at TTL levels

• Advanced, low power, sub-micron CMOS process

• Single supply +3.3 V or +5 V 10% operating voltage

• Industrial temperature range available

• Forms a complete PLL, using the ICS674-01

• For better jitter performance, please use the MK1575

For applications that require low jitter or jitter

attenuation, see the MK2069. For a smaller package,

see the ICS663.

NOTE: EOL for non-green parts to occur on

5/13/10 per PDN U-09-01

Block Diagram

CHCP VCOIN

VDD

I_cp

REFIN

FBIN

CLK1

Clock Input

Phase/

Frequency

Detector

VCO

MUX

CLK2

DOWN

I_cp

(entire chip)

CAP

OE (both

outputs)

SEL

GND

External Feedback Divider

(such as the ICS674-01)

MDS 673-01 K

Revision 110409

Integrated Circuit Systems ● 525 Race Street, San Jose, CA 95126 ● tel (408) 295-9800 ● www.icst.com

12 3 4 5 6 7 8

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型号	品牌	获取价格	描述	数据表
673M-01T	IDT	获取价格	PLL Based Clock Driver, 673 Series, 2 True Output(s), 0 Inverted Output(s), CMOS, PDSO16,
673P3PS2	ETC	获取价格	CABLE STR MALE/MALE 3POS 2M
673P3PS5	ETC	获取价格	CABLE STR MALE/MALE 3POS 5M
673P3PS6	ETC	获取价格	CABLE STR MALE/MALE 3POS 6M
673P3PT2	ETC	获取价格	CABLE STR MALE/MALE 3POS 2M
673P3PT5	ETC	获取价格	CABLE STR MALE/MALE 3POS 5M
673P3PT6	ETC	获取价格	CABLE STR MALE/MALE 3POS 6M
673S3PS2L	ETC	获取价格	CABLE STR 3POS FEMALE/MALE 2M
673S3PS5L	ETC	获取价格	CABLE STR 3POS FEMALE/MALE 5M
673S3PS6L	ETC	获取价格	CABLE STR 3POS FEMALE/MALE 6M

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