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5V2528PGI

更新时间： 2024-01-27 00:53:47

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艾迪悌 - IDT		驱动光电二极管逻辑集成电路
页数	文件大小	规格书
7页	333K
描述
PLL Based Clock Driver, 5V Series, 10 True Output(s), 0 Inverted Output(s), PDSO28, TSSOP-28

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5V2528PGI 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	SSOP
包装说明：	TSSOP-28	针数：	28
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.85
系列：	5V	输入调节：	STANDARD
JESD-30 代码：	R-PDSO-G28	JESD-609代码：	e0
长度：	9.7 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
最大I（ol）：	0.012 A	湿度敏感等级：	1
功能数量：	1	反相输出次数：
端子数量：	28	实输出次数：	10
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP28,.25	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	峰值回流温度（摄氏度）：	240
电源：	2.5/3.3,3.3 V	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.2 ns	座面最大高度：	1.2 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子面层：	Tin/Lead (Sn85Pb15)	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	20	宽度：	4.4 mm
最小 fmax：	140 MHz	Base Number Matches：	1

5V2528PGI 数据手册

IDT5V2528/A

2.5/3.3VPHASE-LOCKLOOPCLOCKDRIVER

INDUSTRIALTEMPERATURERANGE

INPUTTIMINGREQUIREMENTSOVEROPERATINGRANGE

5V2528

5V2528A

Min

Max

140

60%

Min

Max

167

60%

Units

f^CLOCK

t^LOCK

Clockfrequency

MHz

Input clock duty cycle

Stabilizationtime⁽¹⁾

40%

NOTE:

1.Time required for the integrated PLL circuit to obtain phase lock of its feedback signal to its reference signal. For phase lock to be obtained, a fixed-frequency, fixed-phase reference

signal must be present at CLK. Until phase lock is obtained, the specifications for propagation delay, skew, and jitter parameters given in the switching characteristics table are

not applicable.

SWITCHINGCHARACTERISTICSOVEROPERATINGRANGE-5V2528⁽¹⁾

Symbol

Parameter⁽²⁾

Phase Error from Rising Edge CLK to Rising Edge FBIN (100MHz-133MHz)

Phase Error minus Jitter from Rising Edge CLK to Rising Edge FBIN (133MHz)

OutputSkewbetween3.3VOutputs

Min.

–150

–50

—

Typ.

—

Max.

150

Unit

tPHASEerror

(3)

tPHASEerror-jitter

(4)

tSK1(0)

150

200

(4)

tSK2(0)

OutputSkewbetween2.5VOutputs

—

(4,5)

tSK3(0)

OutputSkewbetween2.5Vand3.3VOutputs

Cycle-to-CycleOutputJitter(Peak-to-Peak)at133MHz

Duty Cycle

—

–75

t^F

Output Rise Time for 3.3V Outputs (20% to 80%)

Output Fall Time for 3.3V Outputs (20% to 80%)

Output Rise Time for 2.5V Outputs (20% to 80%)

Output Fall Time for 2.5V Outputs (20% to 80%)

0.8

2.1

1.5

0.8

0.5

SWITCHINGCHARACTERISTICSOVEROPERATINGRANGE-5V2528A⁽¹⁾

Symbol

Parameter⁽²⁾

Min.

–150

–50

—

Typ.

—

Max.

150

Unit

tPHASEerror

Phase Error from Rising Edge CLK to Rising Edge FBIN (100MHz-166MHz)

Phase Error minus Jitter from Rising Edge CLK to Rising Edge FBIN (166MHz)

OutputSkewbetween3.3VOutputs

(3)

tPHASEerror-jitter

(4)

tSK1(0)

150

200

250

(4)

tSK2(0)

OutputSkewbetween2.5VOutputs

—

(4,5)

t^SK3(0)

OutputSkewbetween2.5Vand3.3VOutputs

25MHz to 133MHz

133MHz to 166MHz

—

Cycle-to-CycleOutputJitter(Peak-to-Peak)at166MHz

Duty Cycle

–75

t^F

Output Rise Time for 3.3V Outputs (20% to 80%)

Output Fall Time for 3.3V Outputs (20% to 80%)

Output Rise Time for 2.5V Outputs (20% to 80%)

Output Fall Time for 2.5V Outputs (20% to 80%)

0.8

0.5

2.1

1.5

NOTES:

1. All parameters are measured with the following load conditions: 30pF || 500Ω for 3.3V outputs and 20pF || 500Ω for 2.5V outputs.

2. The specifications for parameters in this table are applicable only after any appropriate stabilization time has elapsed.

3. Phase error does not include jitter.

4. All skew parameters are only valid for equal loading of all outputs.

5. Measured for VDDQ = 2.3V and 3V, 2.5V and 3.3V, or 2.7V and 3.6V.

1 2 3 456 7

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型号	品牌	描述	获取价格	数据表
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