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5V2528PGI

更新时间： 2024-01-09 06:14:56

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艾迪悌 - IDT		驱动光电二极管逻辑集成电路
页数	文件大小	规格书
7页	333K
描述
PLL Based Clock Driver, 5V Series, 10 True Output(s), 0 Inverted Output(s), PDSO28, TSSOP-28

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5V2528PGI 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	SSOP
包装说明：	TSSOP-28	针数：	28
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.85
系列：	5V	输入调节：	STANDARD
JESD-30 代码：	R-PDSO-G28	JESD-609代码：	e0
长度：	9.7 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
最大I（ol）：	0.012 A	湿度敏感等级：	1
功能数量：	1	反相输出次数：
端子数量：	28	实输出次数：	10
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP28,.25	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	峰值回流温度（摄氏度）：	240
电源：	2.5/3.3,3.3 V	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.2 ns	座面最大高度：	1.2 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子面层：	Tin/Lead (Sn85Pb15)	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	20	宽度：	4.4 mm
最小 fmax：	140 MHz	Base Number Matches：	1

5V2528PGI 数据手册

IDT5V2528/A

2.5/3.3VPHASE-LOCKLOOPCLOCKDRIVER

INDUSTRIALTEMPERATURERANGE

PINDESCRIPTION

Terminal

Name

No.

Type

Description

Clockinput

(1)

CLK

FBIN

Feedbackinput

(2)

G_Ctrl

3-level

3-levelinputfor2.5V/3.3VOutputSelect/Outputbankenable. When G_CtrlisLOW,alloutputsexceptFBOUTaredisabled

to a logic-LOW state. When G_Ctrl is MID or HIGH, all outputs are enabled and switch at the same frequency as CLK (see

OUTPUT SELECTION table).

(2)

T_Ctrl

3-level

3-level input for 2.5V / 3.3V Output Select (see OUTPUT SELECTION table)

Feedbackoutput

FBOUT

TY(7:0)

3, 10, 12, 13,

16, 17, 24, 26

19,20

2.5Vor3.3VClockoutputs. 1,2,3,5,or7oftheseoutputsmaybeselectedas2.5Voutputs(seeOUTPUTSELECTIONtable).

Y(1:0)

3.3V Clock Outputs

(3)

AVDD

Power

Ground

Power

Ground

3.3VAnalogpowersupply. AVDD provides the powerreference forthe analogcircuitry.

AGND

VDD

Analogground. AGNDprovidesthegroundreferencefortheanalogcircuitry.

3.3V Power supply

VDDQ

GND

4, 11, 15, 25

2, 9, 14, 18

23,27

2.5V or 3.3V Power supply for TY outputs

Ground

NOTES:

1. CLK must have a fixed frequency and fixed phase for the PLL to obtain phase lock. Once the circuit is powered up and a valid CLK signal is applied, a stabilization time of 1ms

is required for the PLL to phase lock the feedback signal to the reference signal.

2. 3-level inputs will float to MID logic level if left unconnected.

3. AVDD can be used to bypass the PLL for test purposes. When AVDD is strapped to ground, PLL is bypassed and CLK is buffered directly to the outputs.

(1)

STATIC FUNCTION TABLE (AVDD = 0V)

OUTPUTSELECTION

Inputs

T_Ctrl

Outputs

VDDQ

G_Ctrl

CLK

TY(7:0)

Y(1:0)

FBOUT

G_Ctrl

T_Ctrl

TY(7:0)

Configuration

TY0(2.5V)

Pin 4 (2.5V)

TY1 - TY7 (3.3V)

TY1,TY2(2.5V)

TY0, TY3 - TY7 (3.3V)

TY0-TY2(2.5V)

TY3 - TY7 (3.3V)

TY0-TY4(2.5V)

TY5 - TY7 (3.3V)

TY1-TY7(2.5V)

TY0 (3.3V)

Pins 11, 15, 25 (3.3V)

Pin 25 (2.5V)

see

OUTPUT SELECTION

table

Pins 4, 11, 15 (3.3V)

Pins 4, 25 (2.5V)

Pins 11, 15 (3.3V)

Pins 4, 15, 25 (2.5V)

Pin 11 (3.3V)

running

NOTE:

1. AVDD should be powered up along with VDD, before setting AVDD to ground, to put the

control pins in a valid state.

Pins 11, 15, 25 (2.5V)

Pin 4 (3.3V)

TYo-TY7(3.3V)

Pins 4, 11, 15, 25 (3.3V)

DYNAMIC FUNCTION TABLE (AVDD =3.3V)

Inputs

T_Ctrl

Outputs

G_Ctrl

CLK

TY(7:0)

Y(1:0)

FBOUT

see OUTPUT

SELECTION table

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型号	品牌	描述	获取价格	数据表
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5V40501DCG	IDT	LOCO™ PLL CLOCK MULTIPLIER	获取价格
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