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5962-8601506YA

更新时间： 2024-01-02 00:40:40
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
8页 86K
描述
CDIP-22, Tube

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5962-8601506YA 技术参数

生命周期：Active零件包装代码：DIP
包装说明：DIP, DIP22,.3针数：22
Reach Compliance Code：compliantECCN代码：3A001.A.2.C
HTS代码：8542.32.00.41风险等级：5.26
最长访问时间：55 nsI/O 类型：SEPARATE
JESD-30 代码：R-XDIP-T22JESD-609代码：e0
长度：27.051 mm内存密度：65536 bit
内存集成电路类型：STANDARD SRAM内存宽度：1
功能数量：1端子数量：22
字数：65536 words字数代码：64000
工作模式：ASYNCHRONOUS最高工作温度：125 °C
最低工作温度：-55 °C组织：64KX1
输出特性：3-STATE封装主体材料：CERAMIC, GLASS-SEALED
封装代码：DIP封装等效代码：DIP22,.3
封装形状：RECTANGULAR封装形式：IN-LINE
并行/串行：PARALLEL电源：5 V
认证状态：Qualified筛选级别：38535Q/M;38534H;883B
座面最大高度：5.08 mm最大待机电流：0.001 A
最小待机电流：2 V子类别：SRAMs
最大压摆率：0.09 mA最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：NO技术：CMOS
温度等级：MILITARY端子面层：TIN LEAD
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL宽度：7.62 mm
Base Number Matches：1

5962-8601506YA 数据手册

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IDT7187S/L  
CMOS Static RAM 64K (64K x 1-Bit)  
Military Temperature Range  
AC Electrical Characteristics (VCC = 5.0V ± 10%)  
7187S25  
7187L25  
7187S35/45  
7187L35/45  
7187S55  
7187L55  
7187S70  
7187L70  
7187S85  
7187L85  
Symbol  
Parameter  
Min.  
Max.  
Min.  
Max.  
Min.  
Max.  
Min.  
Max.  
Min.  
Max. Unit  
Write Cycle  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
tWC  
tCW  
tAW  
tAS  
Write Cycle Time  
25  
20  
20  
0
35/45  
25/40  
25/40  
0
55  
50  
50  
0
70  
55  
55  
0
85  
65  
65  
0
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
Chip Select to End-of-Write  
Address Valid to End-of-Write  
Address Set-up Time  
tWP  
tWR  
tDW  
tDH  
Write Pulse Width  
20  
0
20/25  
0
35  
0
40  
0
45  
0
Write Recovery Time  
Data Valid to End-of-Write  
Data Hold Time  
15  
15/25  
25  
30  
35  
5
5
5
5
5
(1)  
____  
____  
____  
____  
____  
tWZ  
Write Enable to Output in High-Z  
Output Active from End-of-Write  
12  
15/30  
30  
30  
40  
(1)  
____  
____  
____  
____  
____  
tOW  
0
0
0
0
0
ns  
2986 tbl 12  
NOTE:  
1. This parameter guaranteed but not tested.  
Timing Waveform of Write Cycle No. 1 (WE Controlled Timing)(1,2,3,4)  
WC  
t
ADDRESS  
AW  
t
CS  
WR  
WP  
t
t
AS  
t
WE  
(5)  
WZ  
t
(5)  
OW  
t
OUT  
IN  
DATA  
DW  
DH  
t
t
VALID DATA  
DATA  
2986 drw 09  
NOTES:  
1. WE or CS must be HIGH during all address transitions.  
2. A write occurs during the overlap (tWP) of a LOW CS and a LOW WE.  
3. tWR is measured from the earlier of CS or WE going HIGH to the end of the write cycle.  
4. If the CS LOW transition occurs simultaneously with or after the WE LOW transition, the outputs remain in the high-impedance state.  
5. Transition is measured ±200mV from steady state with a 5pF load (including scope and jig).  
6
1...345678

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型号 品牌 获取价格 描述 数据表
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