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3D3323Z-5000

更新时间： 2024-11-25 14:46:31
品牌 Logo 应用领域
DATADELAY 光电二极管逻辑集成电路延迟线
页数 文件大小 规格书
4页 246K
描述
Active Delay Line, 1-Func, 3-Tap, True Output, CMOS, PDSO8, 0.150 INCH, ROHS COMPLIANT, SOIC-8

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3D3323Z-5000 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：SOIC
包装说明：0.150 INCH, ROHS COMPLIANT, SOIC-8针数：8
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.63系列：3323
输入频率最大值（fmax）：0.07 MHzJESD-30 代码：R-PDSO-G8
长度：4.88 mm逻辑集成电路类型：ACTIVE DELAY LINE
功能数量：1抽头/阶步数：3
端子数量：8最高工作温度：85 °C
最低工作温度：-40 °C输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：NOT SPECIFIED可编程延迟线：NO
认证状态：Not Qualified座面最大高度：1.82 mm
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
总延迟标称（td）：5000 ns宽度：3.91 mm
Base Number Matches：1

3D3323Z-5000 数据手册

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3D3323  
MONOLITHIC TRIPLE  
FIXED DELAY LINE  
(SERIES 3D3323)  
FEATURES  
PACKAGES  
•
•
•
•
•
•
•
•
•
All-silicon, low-power CMOS technology  
Vapor phase, IR and wave solderable  
Low ground bounce noise  
I1  
I2  
1
2
3
4
8
7
6
5
VDD  
O1  
I3  
O2  
GND  
O3  
Leading- and trailing-edge accuracy  
Delay range: 10 through 6000ns  
3D3323Z SOIC  
(150 Mil)  
Delay tolerance: 2% or 1.0ns  
Temperature stability: ±3% typ (-40C to 85C)  
Vdd stability: ±1% typical (3.0V to 3.6V)  
Minimum input pulse width: 20% of total delay  
For mechanical dimensions, click here.  
For package marking details, click here.  
PIN DESCRIPTIONS  
FUNCTIONAL DESCRIPTION  
I1  
Delay Line 1 Input  
Delay Line 2 Input  
Delay Line 3 Input  
Delay Line 1 Output  
Delay Line 2 Output  
Delay Line 3 Output  
The 3D3323 Triple Delay Line product family consists of fixed-delay  
CMOS integrated circuits. Each package contains three matched,  
independent delay lines. Delay values can range from 10ns through  
6000ns. The input is reproduced at the output without inversion,  
shifted in time as per the user-specified dash number. The 3D3323  
is CMOS-compatible and features both rising- and falling-edge  
accuracy.  
I2  
I3  
O1  
O2  
O3  
VDD +3.3 Volts  
GND Ground  
N/C  
No Connection  
The all-CMOS 3D3323 integrated circuit has been designed as a  
reliable, economic alternative to hybrid fixed delay lines. It is offered  
in a space saving surface mount 8-pin SOIC.  
TABLE 1: PART NUMBER SPECIFICATIONS  
PART NUMBER  
DELAY  
PER LINE  
(ns)  
INPUT RESTRICTIONS  
Max Operating  
Frequency  
33.3 MHz  
22.2 MHz  
16.7 MHz  
13.3 MHz  
11.1 MHz  
8.33 MHz  
6.67 MHz  
3.33 MHz  
1.67 MHz  
0.67 MHz  
0.33 MHz  
0.17 MHz  
0.07 MHz  
0.05 MHz  
Absolute Max  
Min Operating  
Absolute Min  
Oper. P.W.  
5.0 ns  
Oper. Freq.  
100.0 MHz  
100.0 MHz  
100.0 MHz  
83.3 MHz  
71.4 MHz  
62.5 MHz  
50.0 MHz  
25.0 MHz  
12.5 MHz  
5.00 MHz  
2.50 MHz  
1.25 MHz  
0.50 MHz  
0.42 MHz  
Pulse Width  
15.0 ns  
3D3323Z-10  
3D3323Z -15  
3D3323Z -20  
3D3323Z -25  
3D3323Z -30  
3D3323Z -40  
3D3323Z -50  
3D3323Z -100  
3D3323Z -200  
3D3323Z -500  
3D3323Z -1000  
3D3323Z -2000  
3D3323Z -5000  
3D3323Z -6000  
10 ± 1.0  
15 ± 1.0  
20 ± 1.0  
25 ± 1.0  
30 ± 1.0  
40 ± 1.0  
50 ± 1.0  
100 ± 2.0  
200 ± 4.0  
500 ± 10.0  
1000 ± 20  
2000 ± 40  
5000 ±100  
6000 ±120  
22.5 ns  
5.0 ns  
30.0 ns  
5.0 ns  
37.5 ns  
6.0 ns  
45.0 ns  
7.0 ns  
60.0 ns  
8.0 ns  
75.0 ns  
10.0 ns  
150.0 ns  
300.0 ns  
750.0 ns  
1500.0 ns  
3000.0 ns  
7500.0 ns  
9000.0 ns  
20.0 ns  
40.0 ns  
100.0 ns  
200.0 ns  
400.0 ns  
1000.0 ns  
1200.0 ns  
NOTE: Any delay between 10 and 6000 ns not shown is also available.  
2007 Data Delay Devices  
Doc #06017  
6/25/2007  
DATA DELAY DEVICES, INC.  
1
3 Mt. Prospect Ave. Clifton, NJ 07013  
1234

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