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Z9309CT

更新时间： 2024-01-09 23:53:37
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 驱动光电二极管逻辑集成电路
页数 文件大小 规格书
7页 70K
描述
PLL Based Clock Driver, 8 True Output(s), 0 Inverted Output(s), PDSO16, TSSOP-16

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Z9309CT 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：TSSOP包装说明：TSSOP-16
针数：16Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.85
输入调节：STANDARDJESD-30 代码：R-PDSO-G16
JESD-609代码：e0长度：5 mm
逻辑集成电路类型：PLL BASED CLOCK DRIVER最大I（ol）：0.008 A
功能数量：1反相输出次数：
端子数量：16实输出次数：8
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP16,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：NOT SPECIFIED
电源：3.3 V认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.25 ns座面最大高度：1.2 mm
子类别：Clock Drivers最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：TIN LEAD端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：4.4 mm
Base Number Matches：1

Z9309CT 数据手册

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Z9305/Z9309  
Z9309 Select Input Functionality  
S2  
0
S1  
0
CLKA1-A4  
3-state  
Driven  
CLKB1-B4  
3-state  
CLK-OUT[3]  
Driven  
Output Source  
PLL Shut-down  
PLL  
PLL  
REF  
PLL  
N
N
Y
N
0
1
3-state  
Driven  
1
0
Driven  
Driven  
Driven  
1
1
Driven  
Driven  
Driven  
1500  
1000  
500  
0
-30  
-25  
-20  
-15  
-10  
-5  
0
5
10  
15  
20  
25  
30  
-500  
-1000  
-1500  
Output Load Difference: CLKOUT Load - CLKA/CLKB Load (PF)  
REF, Input T0 CLKA/CLKB Delay versus Loading Difference Between CLKOUT and CLKA/CLKB Pins  
For applications requiring zero I/O delay, all outputs including  
Zero Delay and Skew Control  
CLKOUT must be equally loaded. Even if CLKOUT is not used,  
it must have a load capacity equal to that of other outputs. If  
input-to-output delay adjustments are required, use the above  
graph to calculate loading differences between the CLKOUT  
pin and other outputs. For zero output-output skew, be sure to  
load all outputs equally.  
All outputs should be uniformly loaded to achieve sero delay  
between input and output. Since the CLKOUT pin is the  
internal feedback to the PLL, its relative loading can adjust the  
input-output delay. This is shown in the above graph.  
Note:  
3. This output is driven and has an internal feedback for the PLL. The load on this output can be adjusted to change the skew between the reference and outputs.  
Document #: 38-07196 Rev. **  
Page 3 of 7  
 
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型号 品牌 获取价格 描述 数据表
Z9309CZ CYPRESS

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