5秒后页面跳转
捷配首页

Datasheet > UL6264ADK25
UL6264ADK25 PDF预览

UL6264ADK25

更新时间： 2024-01-13 20:23:58
品牌 Logo 应用领域
其他 - ETC 内存集成电路静态存储器光电二极管
页数 文件大小 规格书
8页 103K
描述
x8 SRAM

阅读下载

获取价格

UL6264ADK25 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：DIP包装说明：DIP, DIP28,.6
针数：28Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.32.00.41
风险等级：5.85最长访问时间：250 ns
I/O 类型：COMMONJESD-30 代码：R-PDIP-T28
JESD-609代码：e0长度：37.1 mm
内存密度：65536 bit内存集成电路类型：STANDARD SRAM
内存宽度：8功能数量：1
端子数量：28字数：8192 words
字数代码：8000工作模式：ASYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
组织：8KX8输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：DIP
封装等效代码：DIP28,.6封装形状：RECTANGULAR
封装形式：IN-LINE并行/串行：PARALLEL
峰值回流温度（摄氏度）：NOT SPECIFIED电源：3.3 V
认证状态：Not Qualified座面最大高度：5.1 mm
最大待机电流：0.000005 A最小待机电流：3 V
子类别：SRAMs最大压摆率：0.03 mA
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：NO
技术：CMOS温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：15.24 mm
Base Number Matches：1

UL6264ADK25 数据手册

 浏览型号UL6264ADK25的Datasheet PDF文件第2页浏览型号UL6264ADK25的Datasheet PDF文件第3页浏览型号UL6264ADK25的Datasheet PDF文件第4页浏览型号UL6264ADK25的Datasheet PDF文件第5页浏览型号UL6264ADK25的Datasheet PDF文件第6页浏览型号UL6264ADK25的Datasheet PDF文件第7页 
UL6264A  
Low Voltage 8K x 8 SRAM  
Packages: PDIP28(600 mil)  
SOP28 (330 mil)  
change, the data outputs go High-Z  
until the new read information is  
available. The data outputs have no  
preferred state. If the memory is  
driven by CMOS levels in the active  
state, and if there is no change of  
the address, data input and control  
signals W or G, the operating cur-  
rent (at IO = 0 mA) drops to the  
value of the operating current in the  
Standby mode. The Read cycle is  
finished by the falling edge of E2 or  
W, or by the rising edge of E1,  
respectively.  
Features  
8192 x 8 bit static CMOS RAM  
250 and 500 ns Access Times  
Common data inputs and data  
outputs  
Three-state outputs  
Typ. operating supply current:  
250 ns: 12 mA  
Description  
The UL6264A is  
a static RAM  
manufactured using a CMOS pro-  
cess technology with the following  
operating modes:  
- Read  
- Write  
- Standby  
- Data Retention  
500 ns: 7 mA  
Standby current < 5 µA  
Standby current at 25 °C  
and 3.3 V: typ. 50 nA  
TTL/CMOS-compatible  
Automatic reduction of power  
dissipation in long Read or Write  
cycles  
Power supply voltage 3.3 V  
Operating temperature ranges  
0 to 70 °C  
The memory array is based on a  
6-transistor cell.  
The circuit is activated by the rising  
edge of E2 (at E1 = L) or the falling Data retention is guaranteed down  
edge of E1 (at E2 H). The to 2 V.  
=
address and control inputs open With the exception of E2, all inputs  
simultaneously. According to the consist of NOR gates, so that no  
information of W and G the data pull-up/pull-down  
inputs, or outputs, are active. In the required. This gate circuit allows to  
active state E1 = L and E2 = H, achieve low power standby require-  
each address change leads to a ments by activation with TTL-levels  
new Read or Write cycle. In a Read too.  
cycle, the data outputs are activa- If the circuit is inactivated by E2 = L,  
ted by the falling edge of G, after- the standby current (TTL) drops to  
wards the data word read will be 100 µA typ.  
resistors  
are  
-25 to 85 °C  
-40 to 85 °C  
Quality assessment according to  
CECC 90000, CECC 90100 and  
CECC 90111  
ESD protection > 2000 V  
(MIL STD 883C M3015.7)  
Latch-up immunity > 100 mA  
available at the outputs  
DQ0 - DQ7. After the address  
Pin Description  
Pin Configuration  
n.c.  
A12  
A7  
28  
27  
26  
25  
24  
23  
22  
21  
20  
19  
18  
17  
16  
15  
1
VCC  
W (WE)  
E2 (CE2)  
A8  
2
3
A6  
4
Signal Name Signal Description  
A5  
5
A9  
A0 - A12  
Address Inputs  
Data In/Out  
A4  
6
A11  
DQ0 - DQ7  
A3  
7
G (OE)  
A10  
PDIP  
SOP  
Chip Enable 1  
Chip Enable 2  
Output Enable  
Write Enable  
Power Supply Voltage  
Ground  
E1  
A2  
8
E2  
A1  
9
E (CE1)  
DQ7  
G
A0  
10  
11  
12  
13  
14  
W
DQ0  
DQ1  
DQ2  
VSS  
DQ6  
VCC  
VSS  
DQ5  
DQ4  
not connected  
n.c.  
DQ3  
Top View  
December 12, 1997  
1
12345678

下载PDF

与UL6264ADK25相关器件

型号 品牌 描述 获取价格 数据表
UL6264ADK50 ETC x8 SRAM

获取价格
UL6264ASC25 ETC x8 SRAM

获取价格
UL6264ASC50 ETC x8 SRAM

获取价格
UL6264ASG25 ETC x8 SRAM

获取价格
UL6264ASG50 ETC x8 SRAM

获取价格
UL6264ASK25 ETC x8 SRAM

获取价格

与UL6264ADK25相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证