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U3958NL

更新时间： 2024-11-25 20:57:03
品牌 Logo 应用领域
威世 - VISHAY /
页数 文件大小 规格书
6页 78K
描述
Small Signal Field-Effect Transistor, N-Channel, Junction FET

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U3958NL 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：,Reach Compliance Code：unknown
风险等级：5.92FET 技术：JUNCTION
JESD-609代码：e0最高工作温度：150 °C
极性/信道类型：N-CHANNEL最大功率耗散 (Abs)：0.5 W
子类别：FET General Purpose Small Signal表面贴装：NO
端子面层：Tin/Lead (Sn/Pb)Base Number Matches：1

U3958NL 数据手册

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SST3958NL/U3958NL  
New Product  
Vishay Siliconix  
Monolithic N-Channel JFET Dual  
PRODUCT SUMMARY  
VGS(off) (V) V(BR)GSS Min (V) gfs Min (mS) IG Max (pA) jVGS1 - VGS2j Max (mV)  
-1.0 to -4.5  
-50  
1
-50  
25  
FEATURES  
BENEFITS  
APPLICATIONS  
D Anti Latchup Capability  
D Monolithic Design  
D External Substrate Bias—Avoids Latchup  
D Wideband Differential Amps  
D Tight Differential Match vs. Current  
D High-Speed,  
Temp-Compensated,  
Single-Ended Input Amps  
D High Slew Rate  
D Improved Op Amp Speed, Settling Time  
Accuracy  
D Low Offset/Drift Voltage  
D Low Gate Leakage: 5 pA  
D Low Noise: 9 nV⁄√Hz  
D High CMRR: 100 dB  
D High Speed Comparators  
D Minimum Input Error/Trimming Requirement  
D Insignificant Signal Loss/Error Voltage  
D High System Sensitivity  
D Impedance Converters  
D Minimum Error with Large Input Signal  
DESCRIPTION  
The low cost SST3958NL and U3958NL JFET duals are  
designed for high-performance differential amplification for a  
wide range of precision test instrumentation applications. This  
series features tightly matched specs, low gate leakage for  
accuracy, and wide dynamic range with IG guaranteed at  
VDG = 20 V.  
The U3958NL in the hermetically-sealed TO-78 package is  
available with full military processing.  
The SST3958NL in the SO-8 package provides ease of  
manufacturing. The symmetrical pinout prevents improper  
orientation. The SST3958NL is available with tape-and-reel  
options for compatibility with automatic assembly methods.  
Pins 4 and 8 on the SST3958NL and pin 4 on the U3958NL part  
numbers enable the substrate to be connected to a positive,  
external bias (VDD) to avoid latchup.  
TO-78  
Narrow Body SOIC  
S
D
G
SUBSTRATE  
1
2
3
4
8
7
6
5
S
G
2
1
1
1
1
G
2
1
3
7
5
D
2
D
1
D
2
2
6
SUBSTRATE  
S
2
Top View  
G
1
S
2
4
Marking Codes:  
SST3958NL - 3958NL  
CASE, SUBSTRATE  
Top View  
U3958NL  
ABSOLUTE MAXIMUM RATINGS  
a
Gate-Drain, Gate-Source Voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -50 V  
Gate Current . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50 mA  
Power Dissipation :  
Notes  
Per Side . . . . . . . . . . . . . . . . . . . . . . . . 250 mW  
b
Total . . . . . . . . . . . . . . . . . . . . . . . . . . . 500 mW  
1
Lead Temperature ( / ” from case for 10 sec.) . . . . . . . . . . . . . . . . . . 300 _C  
16  
Storage Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -65 to 200_C  
Operating Junction Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . -55 to 150_C  
a. Derate 2 mW/_C above 85_C  
b. Derate 4 mW/_C above 85_C  
Document Number: 72157  
S-22527—Rev. A, 17-Feb-03  
www.vishay.com  
7-1  
123456

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