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TLV5580CDW

更新时间： 2024-02-11 01:40:47
品牌 Logo 应用领域
德州仪器 - TI 光电二极管转换器
页数 文件大小 规格书
34页 531K
描述
8-BIT, 80 MSPS LOW-POWER A/D CONVERTER

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TLV5580CDW 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：SOIC
包装说明：GREEN, PLASTIC, SOIC-28针数：28
Reach Compliance Code：unknown风险等级：5.65
最大模拟输入电压：3.5 V最小模拟输入电压：0.8 V
最长转换时间：0.0125 µs转换器类型：ADC, PROPRIETARY METHOD
JESD-30 代码：R-PDSO-G28JESD-609代码：e4
长度：17.9 mm最大线性误差 (EL)：0.9375%
湿度敏感等级：1模拟输入通道数量：1
位数：8功能数量：1
端子数量：28最高工作温度：70 °C
最低工作温度：输出位码：BINARY
输出格式：PARALLEL, 8 BITS封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：260
采样速率：80 MHz采样并保持/跟踪并保持：SAMPLE
座面最大高度：2.65 mm标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：NICKEL PALLADIUM GOLD
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：7.5 mmBase Number Matches：1

TLV5580CDW 数据手册

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TLV5580  
8-BIT, 80 MSPS LOW-POWER A/D CONVERTER  
SLAS205A – DECEMBER 1998 – REVISED JANUARY 1999  
electrical characteristics over recommended operating conditions with f  
of external voltage references (unless otherwise noted) (continued)  
= 80 MSPS and use  
CLK  
timing requirements  
PARAMETER  
Maximum conversion rate  
Minimum conversion rate  
Output delay time (see Figure 1)  
Output hold time  
TEST CONDITIONS  
MIN  
TYP  
MAX  
UNIT  
MHz  
kHz  
ns  
f
f
t
t
80  
clk  
10  
9
clk  
C
C
= 10 pF,  
= 2 pF,  
See Notes 5 and 6  
See Note 5  
d(o)  
h(o)  
L
L
2
ns  
CLK  
cycles  
t
Pipeline delay (latency)  
See Note 6  
4.5  
4.5  
4.5  
d(pipe)  
t
t
t
t
Aperture delay time  
3
1.5  
5
ns  
ps, rms  
ns  
d(a)  
j(a)  
dis  
en  
Aperture jitter  
See Note 5  
Disable time, OE rising to Hi-Z  
Enable, OE falling to valid data  
8
8
5
ns  
NOTES: 5. Outputtiming t  
is measured from the 1.5 V level oftheCLKinputfallingedgetothe10%/90%levelofthedigitaloutput. Thedigital  
d(o)  
output load is not higher than 10 pF.  
Output hold time t  
is measured from the 1.5 V level of the CLK input falling edge to the 10%/90% level of the digital output. The  
h(o)  
digital output is load is not less than 2 pF.  
Aperture delay t  
is measured from the 1.5 V level of the CLK input to the actual sampling instant.  
d(A)  
The OE signal is asynchronous.  
OE timing t is measured from the V  
level of OE to the high-impedance state of the output data. The digital output load is  
IH(MIN)  
dis  
not higher than 10 pF.  
OE timing t is measured from the V  
en  
level of OE to the instant when the output data reaches V  
or V output  
OL(max)  
IL(MAX)  
levels. The digital output load is not higher than 10 pF.  
OH(min)  
6. The number of clock cycles between conversion initiation on an input sample and the corresponding output data being made  
available from the ADC pipeline. Once the data pipeline is full, new valid output data is provided on every clock cycle. In order to  
know when data is stable on the output pins, the output delay time t  
(i.e., the delay time through the digital output buffers) needs  
is more than 1/2 clock period at 80 MHz; data cannot be reliably  
d(o)  
to be added to the pipeline latency. Note that since the max. t  
d(o)  
clocked in on a rising edge of CLK at this speed. The falling edge should be used.  
N+3  
N
N+1  
N+5  
N+2  
N+4  
t
j(A)  
t
d(A)  
V
IL  
(max)  
V
(min)  
CLK  
IH  
1.5 V  
1.5 V  
t
w(CLKH)  
1/f  
CLK  
t
w(CLKL)  
t
d(o)  
t
h(o)  
V
OH(min)  
90%  
10%  
D0–D7  
N–4  
N–3  
N–2  
N–1  
N
N+1  
V
OL(max)  
t
dis  
t
en  
t
d(pipe)  
V
IH(min)  
OE  
V
IL(max)  
Figure 1. Timing Diagram  
9
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
1...6789101112...34

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型号 品牌 描述 获取价格 数据表
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