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STK12C68-5K35

更新时间： 2024-02-22 23:59:04
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页数 文件大小 规格书
13页 371K
描述
8K x 8 AutoStore⑩ nvSRAM QuantumTrap⑩ CMOS Nonvolatile Static RAM

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STK12C68-5K35 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：DIP包装说明：0.300 INCH, CERAMIC, MO-058, DIP-28
针数：28Reach Compliance Code：not_compliant
ECCN代码：3A001.A.2.CHTS代码：8542.32.00.41
风险等级：5.78最长访问时间：35 ns
其他特性：RETENTION/ENDURANCE = 10 YEARS/100000 CYCLESJESD-30 代码：R-CDIP-T28
JESD-609代码：e0长度：35.56 mm
内存密度：65536 bit内存集成电路类型：NON-VOLATILE SRAM
内存宽度：8湿度敏感等级：1
功能数量：1端子数量：28
字数：8192 words字数代码：8000
工作模式：ASYNCHRONOUS最高工作温度：125 °C
最低工作温度：-55 °C组织：8KX8
封装主体材料：CERAMIC, METAL-SEALED COFIRED封装代码：DIP
封装等效代码：DIP28,.3封装形状：RECTANGULAR
封装形式：IN-LINE并行/串行：PARALLEL
峰值回流温度（摄氏度）：NOT SPECIFIED电源：5 V
认证状态：Not Qualified座面最大高度：4.14 mm
最大待机电流：0.004 A子类别：SRAMs
最大压摆率：0.085 mA最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：NO技术：CMOS
温度等级：MILITARY端子面层：TIN LEAD
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：7.62 mmBase Number Matches：1

STK12C68-5K35 数据手册

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STK12C68  
SRAM READ CYCLES #1 & #2  
(VCC = 5.0V ± 10%)e  
SYMBOLS  
STK12C68-25  
STK12C68-35  
STK12C68-45  
STK12C68-55  
NO.  
PARAMETER  
UNITS  
#1, #2  
Alt.  
MIN  
MAX  
MIN  
MAX  
MIN  
MAX  
MIN  
MAX  
1
2
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
Chip Enable Access Time  
Read Cycle Time  
25  
35  
45  
55  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ELQV  
ACS  
RC  
AA  
g
25  
35  
45  
55  
AVAV  
h
3
Address Access Time  
25  
10  
35  
15  
45  
20  
55  
35  
AVQV  
4
Output Enable to Data Valid  
Output Hold after Address Change  
Chip Enable to Output Active  
Chip Disable to Output Inactive  
Output Enable to Output Active  
Output Disable to Output Inactive  
Chip Enable to Power Active  
Chip Disable to Power Standby  
GLQV  
OE  
OH  
LZ  
h
5
5
5
5
5
5
5
5
5
AXQX  
6
ELQX  
i
7
10  
10  
25  
10  
10  
35  
12  
12  
45  
12  
12  
55  
EHQZ  
HZ  
8
0
0
0
0
0
0
0
0
GLQX  
OLZ  
OHZ  
PA  
i
9
GHQZ  
f
f
10  
11  
ELICCH  
EHICCL  
PS  
Note g: W and HSB must be high during SRAM READ cycles.  
Note h: Device is continuously selected with E and G both low.  
Note i: Measured ± 200mV from steady state output voltage.  
SRAM READ CYCLE #1: Address Controlledg, h  
2
t
AVAV  
ADDRESS  
3
t
AVQV  
5
t
AXQX  
DQ (DATA OUT)  
DATA VALID  
SRAM READ CYCLE #2: E Controlledg  
2
t
AVAV  
ADDRESS  
1
11  
EHICCL  
t
ELQV  
t
6
E
t
ELQX  
7
t
EHQZ  
G
9
t
4
GHQZ  
t
GLQV  
8
t
GLQX  
DQ (DATA OUT)  
DATA VALID  
10  
ELICCH  
t
ACTIVE  
STANDBY  
I
CC  
October 2003  
3
Document Control # ML0008 rev 0.4  
 
 
1234567...13

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