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SM2405Q-7.5 PDF预览

SM2405Q-7.5

更新时间： 2024-02-26 15:02:57
品牌 Logo 应用领域
铁电 - RAMTRON 时钟动态存储器内存集成电路
页数 文件大小 规格书
9页 203K
描述
Cache DRAM, 512KX32, 4.5ns, CMOS, PQFP100, 14 X 20 MM, LQFP-100

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SM2405Q-7.5 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QFP包装说明：QFP, QFP100,.63X.87
针数：100Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.32.00.02
风险等级：5.92访问模式：DUAL BANK PAGE BURST
最长访问时间：4.5 ns其他特性：AUTO/SELF REFRESH
最大时钟频率 (fCLK)：133 MHzI/O 类型：COMMON
交错的突发长度：1,2,4,8JESD-30 代码：R-PQFP-G100
JESD-609代码：e0内存密度：16777216 bit
内存集成电路类型：CACHE DRAM内存宽度：32
功能数量：1端口数量：1
端子数量：100字数：524288 words
字数代码：512000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：512KX32输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：QFP
封装等效代码：QFP100,.63X.87封装形状：RECTANGULAR
封装形式：FLATPACK电源：2.5/3.3,3.3 V
认证状态：Not Qualified刷新周期：2048
自我刷新：YES连续突发长度：1,2,4,8,FP
子类别：Other Memory ICs最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3.15 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：0.635 mm
端子位置：QUADBase Number Matches：1

SM2405Q-7.5 数据手册

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SM2405 - Enhanced SDRAM  
512Kx32 ESDRAM  
Product Brief  
Features  
·
100% Function and Timing Compatible with JEDEC  
standard SDRAM  
·
·
Hidden Auto-Refresh without closing Read Pages  
Low Power Suspend, Self-Refresh, and Power Down  
Modes Supported  
Optional “No Write Transfer” Mode  
Optional Read DQM Latency = 1 for CL=1 (EMRS)  
Single 3.3V Power Supply  
Flexible VDDQ Supports LVTTL and 2.5V I/O  
Programmable Output Impedance (EMRS)  
2K / 32ms Refresh  
·
·
·
·
·
Pin Compatible with JEDEC Std. SGRAM  
Integrated 8Kbit SRAM Row Cache per Bank  
Synchronous Operation up to 150MHz  
24ns Row Access Latency, 10ns Column Latency  
Two Bank Architecture  
s 1K rows x 256 column x 32 bits x 2 banks  
Early Auto-Precharge  
Programmable Burst Length (1, 2, 4, 8, full page)  
Programmable CAS Latency (1, 2, 3)  
·
·
·
·
·
·
·
·
·
·
100-pin LQFP (0.65mm pin pitch)  
Description  
The two bank architecture combines 24ns DRAM arrays  
The SM2405 Enhanced SDRAM (ESDRAM) is a single  
data rate I/O device which combines raw speed with  
with a 10ns SRAM row cache per bank. The SM2405 is a  
superset technology of JEDEC standard SDRAM. Its two  
key functional features include early auto-precharge (close  
DRAM page while burst reads are performed) and an  
optional No Write Transfer mode. The ESDRAM is  
capable of maintaining two open read pages and two open  
write pages simultaneously via the No Write Transfer  
mode.  
innovative  
architecture  
to  
optimize  
system  
price/performance in high performance video graphics  
and embedded systems. The device is pin compatible  
with industry standard SGRAM. It is also function and  
timing compatible with JEDEC standard SDRAMs.  
FUNCTIONAL BLOCK DIAGRAM  
BANK A  
BANK B  
BA  
A(9:0)  
1K rows x  
256 col x  
32 bits  
1K rows x  
256 col x  
32 bits  
SENSE AMPLIFIERS  
SENSE AMPLIFIERS  
SRAM ROW CACHE  
COLUMN DECODER  
SRAM ROW CACHE  
COLUMN DECODER  
CLK  
CKE  
/CS  
COMMAND  
DECODER  
and  
/RAS  
DQ(31:0)  
/CAS  
/WE  
TIMING  
GENERATOR  
DQM(3:0)  
The information contained herein is subject to change without notice.  
Enhanced reserves the right to change or discontinue this product  
without notice.  
Ó 1999 Enhanced Memory Systems Inc. 1850 Ramtron Drive, Colorado Springs, CO 80921  
Telephone (800) 545-DRAM, Fax (719) 488-9095, Web http://www.edram.com Rev. 2.1  
1234567...9

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