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S5T8557B01-D0B0 PDF预览

S5T8557B01-D0B0

更新时间： 2024-02-13 05:57:43
品牌 Logo 应用领域
三星 - SAMSUNG 解码器编解码器电信集成电路电信电路光电二极管PC
页数 文件大小 规格书
14页 128K
描述
1 CHIP CODEC

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S5T8557B01-D0B0 技术参数

生命周期：Obsolete零件包装代码：DIP
包装说明：DIP,针数：16
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.84Is Samacsys：N
压伸定律：A-LAW滤波器：YES
JESD-30 代码：R-PDIP-T16长度：19.4 mm
负电源额定电压：-5 V功能数量：1
端子数量：16工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：-25 °C
封装主体材料：PLASTIC/EPOXY封装代码：DIP
封装形状：RECTANGULAR封装形式：IN-LINE
认证状态：Not Qualified座面最大高度：5.08 mm
标称供电电压：5 V表面贴装：NO
电信集成电路类型：PCM CODEC温度等级：OTHER
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL宽度：7.62 mm
Base Number Matches：1

S5T8557B01-D0B0 数据手册

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1 CHIP CODEC  
S5T8554B/7B  
TIMING CHARACTERISTICS  
(Unless otherwise noted, V = 5.0V ± 5%, V = - 5.0V ± 5%, GND = 0V, Ta = 0°C to 70°C;  
CC  
BB  
A
typical characteristics specified at V = 5.0V, V = - 5.0V, Ta=25°C; all signals referenced to GND )  
CC  
BB  
A
Characteristic  
Symbol  
Test Conditions  
Depends on the device used  
and the BCLK /CLKSEL Pin.  
Min.  
Typ.  
Max.  
Unit  
Frequency of Master Clock  
f
-
1.536  
1.544  
2.048  
-
nS  
MCK  
R
MCLK and MCLK  
X
R
Rise Time of Bit Clock  
Fall Time of Bit Clock  
t
t
t
= 488ns  
= 488ns  
-
-
-
-
50  
50  
-
nS  
nS  
nS  
R (BCK)  
PB  
PB  
t
-
F (BCK)  
Holding Time from Bit Clock  
Low to Frame Sync  
t
Long frame only  
Short frame only  
Long frame only  
0
H (LFS)  
Holding Time from Bit Clock  
High to Frame Sync  
t
0
80  
0
-
-
-
-
-
-
-
nS  
nS  
nS  
nS  
nS  
nS  
H (RFS)  
Set-Up Time from Frame Sync  
to Bit Clock Low  
t
-
SU (FBCL)  
Delay Time from BCLK High  
to Data Valid  
t
Load = 150pF plse 2 LSTTL  
loads  
180  
140  
165  
165  
X
D (HDV)  
Delay Time to TS Low  
t
Load = 150pF plse 2 LSTTL  
loads  
-
X
D (TSXL)  
Delay Time from BCLK Low to  
Data Output Disabled  
t
-
50  
20  
X
D (LDD)  
Delay Time to Valid Data from  
t
C = 0pF to 150pF  
D (VD)  
L
FSX or BCLK , Whichever  
X
Comes Later  
Set-Up Time from D Valid to  
t
-
-
50  
50  
50  
-
-
-
-
-
-
nS  
nS  
nS  
R
SU (DRBL)  
BCLK  
Low  
R/X  
Hold Time from FS  
Low to  
t
H (BLDR)  
R/X  
D Invalid  
R
Set-Up Time from FS  
to  
t
Short frame sync pulse (1 or 2  
bit clock periods long) (Note 1)  
R/X  
SU (FBLS)  
BCLK  
Low  
R/X  
Width of Master Clock High  
Width of Master Clock Low  
Rise Time of Master Clock  
Fall Time of Master Clock  
t
MCLK and MCLK  
160  
-
-
-
-
-
-
nS  
nS  
nS  
nS  
-
W (MCKH)  
X
R
R
R
R
t
MCLK and MCLK  
160  
-
W (MCKL)  
X
t
MCLK and MCLK  
-
-
-
50  
50  
-
R (MCK)  
X
t
MCLK and MCLK  
X
F (MCK)  
Set-Up Time from BCLK High  
t
First bit clock after the leading  
edge FS  
X
SU (BHMF)  
(and FS In Long Frame Sync  
X
X
Mode) to MCLK Falling Edge  
X
5
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S5T8557B01-D0B0 替代型号

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