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S5T8557B01-D0B0

更新时间： 2024-01-20 02:48:08
品牌 Logo 应用领域
三星 - SAMSUNG 解码器编解码器电信集成电路电信电路光电二极管PC
页数 文件大小 规格书
14页 128K
描述
1 CHIP CODEC

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S5T8557B01-D0B0 技术参数

生命周期：Obsolete零件包装代码：DIP
包装说明：DIP,针数：16
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.84Is Samacsys：N
压伸定律：A-LAW滤波器：YES
JESD-30 代码：R-PDIP-T16长度：19.4 mm
负电源额定电压：-5 V功能数量：1
端子数量：16工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：-25 °C
封装主体材料：PLASTIC/EPOXY封装代码：DIP
封装形状：RECTANGULAR封装形式：IN-LINE
认证状态：Not Qualified座面最大高度：5.08 mm
标称供电电压：5 V表面贴装：NO
电信集成电路类型：PCM CODEC温度等级：OTHER
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL宽度：7.62 mm
Base Number Matches：1

S5T8557B01-D0B0 数据手册

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S5T8554B/7B  
1 CHIP CODEC  
PIN CONFIGURATION  
VBB  
GNDA  
1
2
3
4
5
6
7
8
16 VFXI+  
15 VFXI-  
14 GSX  
13 TSX  
VFRO  
VCC  
S5T8554B/7B  
FSR  
12 FSXS  
11 DX  
DR  
BCLKR/CLKSEL  
MCLKR/PDN  
10 BCLKX  
9
MCLKX  
PIN DISCRIPTION  
Pin No  
Symbol  
Description  
1
2
3
4
5
6
7
V
V
= - 5V ± 5%  
BB  
BB  
GNDA  
VF O  
Analog ground.  
Analog output of the receive power Amp.  
V = +5 V ± 5%  
CC  
R
V
CC  
FS  
Receive frame sync pulse. 8kHz pulse train  
PCM data input.  
R
D
R
BLCK /  
Logic input which selects either 1.536MHz/1.544MHz or 2.048MHz for master clock  
R
CLKSEL  
in normal operation and BCLK is used for both TX and RX directions.  
X
Alternately direct clock input available, vary from 60kHz to 2.048MHz.  
8
MCLK /  
When MCLK is connected continuously high, the device is powered down.  
R
R
PDN  
Normally connected continuously low, MCLK is selected for all DAC timing.  
X
Alternately direct 1.536MHz/1.544MHz or 2.048MHz clock input available.  
9
MCLK  
Must be 1.536MHz/1.544MHz or 2.048MHz.  
X
10  
BLCK  
May be vary from 64kHz to 2.048MHz but BCLK is externally tied with MCLK in  
X X  
X
normal operation.  
11  
12  
13  
14  
15  
16  
D
PCM data output.  
X
FS  
TS  
TX frame sync pulse. 8kHz pulse train.  
X
X
Changed from high to low during the encoder timeslot. Open drain output.  
GS  
Analog output of the TX input amplifier. Used to set gain through external resistor.  
Inverting input stage of the TX analog signal.  
X
-
VF I  
X
+
VF I  
Non-inverting input stage of the TX analog signal.  
X
2
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