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QL12X16B-1PL84M

更新时间： 2024-01-15 10:58:27
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其他 - ETC 现场可编程门阵列栅
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8页 367K
描述
Field Programmable Gate Array (FPGA)

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QL12X16B-1PL84M 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：LCC包装说明：QCCJ, LDCC84,1.2SQ
针数：84Reach Compliance Code：unknown
ECCN代码：3A001.A.2.CHTS代码：8542.39.00.01
风险等级：5.89其他特性：MAX 68 I/OS
最大时钟频率：206.8 MHzCLB-Max的组合延迟：8.112 ns
JESD-30 代码：S-PQCC-J84JESD-609代码：e0
长度：29.3116 mm可配置逻辑块数量：192
等效关口数量：2000输入次数：76
逻辑单元数量：192输出次数：68
端子数量：84最高工作温度：125 °C
最低工作温度：-55 °C组织：192 CLBS, 2000 GATES
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装等效代码：LDCC84,1.2SQ封装形状：SQUARE
封装形式：CHIP CARRIER峰值回流温度（摄氏度）：NOT SPECIFIED
电源：5 V可编程逻辑类型：FIELD PROGRAMMABLE GATE ARRAY
认证状态：Not Qualified座面最大高度：4.57 mm
子类别：Field Programmable Gate Arrays最大供电电压：5.5 V
最小供电电压：4.5 V标称供电电压：5 V
表面贴装：YES技术：CMOS
温度等级：MILITARY端子面层：Tin/Lead (Sn/Pb)
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：29.3116 mmBase Number Matches：1

QL12X16B-1PL84M 数据手册

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QL12X16B  
pASIC® 1 Family  
Very-High-Speed CMOS FPGA  
Rev C  
pASIC  
HIGHLIGHTS  
Very High Speed – ViaLink metal-to-metal programmable–via  
antifuse technology, allows counter speeds over 150 MHz and logic  
cell delays of under 2 ns.  
High Usable Density  
–
A 12-by-16 array of 192 logic cells  
provides 2,000 usable ASIC gates (4,000 PLD gates) in 68-pin and  
84-pin PLCC, 84-pin CPGA and 100-pin TQFP packages.  
…2,000  
usable ASIC gates,  
88 I/O pins  
Low-Power, High-Output Drive  
– Standby current typically 2  
mA. A 16-bit counter operating at 100 MHz consumes less than 50  
mA. Minimum IOL of 12 mA and IOH of 8 mA  
Low-Cost, Easy-to-Use Design Tools  
–
Designs entered and  
4
simulated using QuickLogic's new QuickWorks development  
environment, or with third-party CAE tools including Viewlogic,  
Synopsys, Mentor, Cadence and Veribest. Fast, fully automatic place  
and route on PC and workstation platforms using QuickLogic  
software.  
QL12x16B  
Block Diagram  
192 Logic Cells  
=
Up to 80 prog. I/O cells, 6 Input high-drive cells, 2 Input/Clk (high-drive) cells  
4-13  
12345678

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