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P4C1024-55C6M

更新时间： 2024-01-10 09:35:08

品牌	Logo	应用领域
PYRAMID		静态存储器内存集成电路
页数	文件大小	规格书
14页	923K
描述
Standard SRAM, 128KX8, 55ns, CMOS, CDIP32, 0.600 INCH, SIDE BRAZED, CERAMIC, DIP-32

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P4C1024-55C6M 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Active	零件包装代码：	DIP
包装说明：	DIP,	针数：	32
Reach Compliance Code：	compliant	ECCN代码：	3A001.A.2.C
HTS代码：	8542.32.00.41	风险等级：	5.09
最长访问时间：	55 ns	JESD-30 代码：	R-CDIP-T32
JESD-609代码：	e0	内存密度：	1048576 bit
内存集成电路类型：	STANDARD SRAM	内存宽度：	8
功能数量：	1	端子数量：	32
字数：	131072 words	字数代码：	128000
工作模式：	ASYNCHRONOUS	最高工作温度：	125 °C
最低工作温度：	-55 °C	组织：	128KX8
封装主体材料：	CERAMIC, METAL-SEALED COFIRED	封装代码：	DIP
封装形状：	RECTANGULAR	封装形式：	IN-LINE
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	NOT SPECIFIED
认证状态：	Not Qualified	座面最大高度：	5.715 mm
最大供电电压 (Vsup)：	5.5 V	最小供电电压 (Vsup)：	4.5 V
标称供电电压 (Vsup)：	5 V	表面贴装：	NO
技术：	CMOS	温度等级：	MILITARY
端子面层：	TIN LEAD	端子形式：	THROUGH-HOLE
端子节距：	2.54 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	15.24 mm

P4C1024-55C6M 数据手册

P4C1024

HIGH SPEED 128K x 8

DUAL CHIP ENABLE

CMOS STATIC RAM

FEATURES

Fast t_OE

Automatic Power Down

Packages

—32-Pin 300 mil DIP and SOJ

—32-Pin 400 mil SOJ

—32-Pin 600 mil Ceramic DIP

—32-Pin 400 mil Ceramic DIP

—32-Pin Solder Seal Flatpack

—32-Pin LCC (450 x 550 mil)

—32-Pin LCC (400 x 820 mil) [Two-Sided]

—32-Pin Ceramic SOJ

High Speed (Equal Access and Cycle Times)

— 15/20/25/35 ns (Commercial/Industrial)

— 20/25/35/45/55/70/85/100/120 ns (Military)

Single 5 Volts ±10% Power Supply

Easy Memory Expansion Using CE_1,CE₂and OE

Inputs

Common Data I/O

Three-State Outputs

Fully TTL Compatible Inputs and Outputs

Advanced CMOS Technology

DESCRIPTION

The P4C1024 device provides asynchronous operations

with matching access and cycle times. Memory loca-

tions are speciﬁed on address pins A₀to A₁₆. Reading

is accomplished by device selection (CE₁low and CE₂

high) and output enabling (OE) while write enable (WE)

remains HIGH. By presenting the address under these

conditions, the data in the addressed memory location

is presented on the data input/output pins. The input/

output pins stay in the HIGH Z state when either CE₁or

OE is HIGH or WE or CE₂is LOW.

The P4C1024 is a 1,048,576-bit high-speed CMOS

static RAM organized as 128Kx8. The CMOS memory

requires no clocks or refreshing, and has equal access

and cycle times. Inputs are fully TTL-compatible. The

RAM operates from a single 5V±10% tolerance power

supply.

Access times of 15 nanoseconds permit greatly en-

hanced system operating speeds. CMOS is utilized to

reduce power consumption to a low level. The P4C1024

is a member of a family of PACE RAM™ products offer-

ing fast access times.

PIN CONFIGURATION

FUNCTIONAL BLOCK DIAGRAM

DIP (P300, C10, C11),

SOJ (J300, J400, CJ1),

LCC (L1),

SOLDER SEAL

LCC (L6)

FLATPACK (FS-3) SIMILAR

Document # SRAM124 REV C

Revised December 2011

12 3 4 5 6 7...14

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型号	品牌	描述	获取价格	数据表
P4C1024-55CJMB	PYRAMID	Standard SRAM, 128KX8, 55ns, CMOS, CDSO32, CERAMIC, SOJ-32	获取价格
P4C1024-55FM	PYRAMID	Standard SRAM, 128KX8, 55ns, CMOS, CDFP32, CERPACK-32	获取价格
P4C1024-55L32M	PYRAMID	Standard SRAM, 128KX8, 55ns, CMOS, CQCC32, 0.450 X 0.550 INCH, HERMETIC SEALED, LCC-32	获取价格
P4C1024-55L32MB	PYRAMID	Standard SRAM, 128KX8, 55ns, CMOS, CQCC32, 0.450 X 0.550 INCH, HERMETIC SEALED, LCC-32	获取价格
P4C1024-70C6M	PYRAMID	Standard SRAM, 128KX8, 70ns, CMOS, CDIP32, 0.600 INCH, SIDE BRAZED, CERAMIC, DIP-32	获取价格
P4C1024-70C6MB	PYRAMID	Standard SRAM, 128KX8, 70ns, CMOS, CDIP32, 0.600 INCH, SIDE BRAZED, CERAMIC, DIP-32	获取价格

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