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MT9171AN

更新时间： 2024-02-09 08:43:15
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加拿大卓联 - ZARLINK 电信集成电路光电二极管综合业务数字网
页数 文件大小 规格书
25页 403K
描述
ISO2-CMOS ST-BUS FAMILY

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MT9171AN 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：QCCJ, LDCC28,.5SQReach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.84
数据速率：160 MbpsISDN访问速率：BASIC
JESD-30 代码：S-PQCC-J28JESD-609代码：e0
长度：11.505 mm湿度敏感等级：1
功能数量：1端子数量：28
最高工作温度：85 °C最低工作温度：-40 °C
最小输出高电压：2.4 V最大输出低电流：0.005 A
最大输出低电压：0.4 V封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装等效代码：LDCC28,.5SQ
封装形状：SQUARE封装形式：CHIP CARRIER
峰值回流温度（摄氏度）：225电源：5 V
认证状态：Not Qualified参照点：S
座面最大高度：4.57 mm子类别：Digital Transmission Interfaces
标称供电电压：5 V表面贴装：YES
技术：CMOS电信集成电路类型：DIGITAL SLIC
温度等级：INDUSTRIAL端子面层：TIN LEAD
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：11.505 mm

MT9171AN 数据手册

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Advance Information  
MT9171/72  
Pin Description (continued)  
Pin #  
Name  
Description  
22  
24  
28  
13  
14  
16  
DSTi/Di Data ST-BUS In/Data In (Digital). A 2.048 Mbit/s serial PCM/data input in DN  
mode. In MOD mode this is a continuous bit stream at the bit rate selected.  
14  
15  
15  
16  
17  
19  
F0o/RCK Frame Pulse Out/Receive Bit Rate Clock output (Digital). In DN mode a 244 ns  
wide negative pulse indicating the end of the active channel times of the device to  
allow daisy chaining. In MOD mode provides the receive bit rate clock to the  
system.  
C4/TCK Data Clock/Transmit Baud Rate Clock (Digital). A 4.096 MHz TTL compatible  
clock input for the MASTER and output for the SLAVE in DN mode. For MOD  
mode this pin provides the transmit bit rate clock to the system.  
16  
17  
17  
19  
21  
22  
OSC2 Oscillator Output. CMOS Output.  
OSC1 Oscillator Input. CMOS Input. D.C. couple signals to this pin. Refer to D.C.  
Electrical Characteristics for OSC1 input requirements.  
18  
20  
23  
Precan Precanceller Disable. When held to Logic ’1’, the internal path from LOUT to the  
precanceller is forced to VBias thus bypassing the precanceller section. When  
logic ’0’, the LOUT to the precanceller path is enabled and functions normally. An  
internal pulldown (50 kΩ) is provided on this pin.  
8,  
18  
1,6,  
11,  
18,  
20,  
25  
NC  
No Connection. Leave open circuit  
19  
21  
24  
LOUT DIS LOUT Disable. When held to logic “1”, LOUT is disabled (i.e., output = VBias). When  
logic “0”, LOUT functions normally. An internal pulldown (50 kΩ) is provided on this  
pin.  
20  
21  
22  
22  
23  
24  
26  
27  
28  
TEST  
LIN  
Test Pin. Connect to VSS.  
Receive Signal input (Analog).  
VDD  
Positive Power Supply (+5V) input.  
9-117  
1234567...25

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