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MT58L128L18FT-6.8T

更新时间： 2024-01-26 15:06:45
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 静态存储器
页数 文件大小 规格书
17页 243K
描述
Standard SRAM, 128KX18, 6.8ns, CMOS, PQFP100, PLASTIC, MS-026, TQFP-100

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MT58L128L18FT-6.8T 数据手册

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2Mb: 128K x 18, 64K x 32/36  
FLOW-THROUGH SYNCBURST SRAM  
GENERAL DESCRIPTION (continued)  
Address and write control are registered on-chip to  
simplify WRITEcycles.Thisallowsself-timed WRITEcycles.  
Individualbyte enables allow individualbytes to be written.  
During WRITE cycles on the x18 device, BWa# controls  
DQa pins and DQPa; BWb# controls DQb pins and DQPb.  
During WRITE cycles on the x32 and x36 devices, BWa#  
controls DQa pins and DQPa; BWb# controls DQb pins and  
DQPb; BWc# controls DQc pins and DQPc; BWd# controls  
DQd pins and DQPd. GW# LOW causes all bytes to be  
written. Parity bits are only available on the x18 and x36  
versions.  
Micron’s 2Mb SyncBurst SRAMs operate from a +3.3V  
VDD power supply, and all inputs and outputs are TTL-  
compatible. Users can choose either a 3.3V or 2.5V I/ O  
®
version. The device is ideally suited for 486, Pentium ,  
680X0 and PowerPC systems and systems that benefit  
from a very wide data bus.The device is also idealin generic  
16-, 18-, 32-, 36-, 64- and 72-bit-wide applications.  
Please refer to the Micron Web site (www.micron.com/  
mti/ msp/ html/ sramprod.html) for the latest data sheet.  
TQFP PIN ASSIGNMENT TABLE  
PIN #  
1
2
3
4
5
6
7
8
x18  
NC  
NC  
NC  
x32/x36  
NC/DQPc**  
DQc  
PIN #  
26  
27  
28  
29  
30  
31  
32  
33  
34  
35  
36  
37  
38  
39  
40  
41  
42  
43  
44  
45  
46  
47  
48  
49  
50  
x18  
x32/x36  
VSS  
VDDQ  
DQd  
DQd  
NC/DQPd**  
MODE  
PIN #  
51  
52  
53  
54  
55  
56  
57  
58  
59  
60  
61  
62  
63  
64  
65  
66  
67  
68  
69  
70  
71  
72  
73  
74  
75  
x18  
NC  
NC  
NC  
x32/x36  
NC/DQPa**  
DQa  
PIN #  
76  
77  
78  
79  
80  
81  
82  
83  
84  
85  
86  
87  
88  
89  
90  
91  
92  
93  
94  
95  
96  
97  
98  
99  
100  
x18  
x32/x36  
VSS  
VDDQ  
DQb  
DQb  
NC/DQPb**  
SA  
SA  
ADV#  
ADSP#  
ADSC#  
OE#  
BWE#  
GW#  
CLK  
DQc  
NC  
NC  
NC  
DQa  
NC  
NC  
SA  
VDDQ  
VSS  
VDDQ  
VSS  
NC  
NC  
DQb  
DQb  
DQc  
DQc  
DQc  
DQc  
NC  
NC  
DQa  
DQa  
SA  
SA  
SA  
DQa  
DQa  
VSS  
VDDQ  
DQa  
DQa  
ZZ  
VDD  
NC  
VSS  
9
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
VSS  
VDDQ  
SA  
SA1  
SA0  
DNU  
DNU  
VSS  
VDD  
DNU  
DNU  
SA  
DQb  
DQb  
DQc  
DQc  
VSS  
VDD  
NC  
VSS  
VSS  
VDD  
CE2#  
BWa#  
BWb#  
DQb  
DQb  
DQd  
DQd  
DQa  
DQa  
DQb  
DQb  
VDDQ  
VSS  
SA  
SA  
SA  
SA  
VDDQ  
VSS  
NC  
NC  
BWc#  
BWd#  
DQb  
DQb  
DQPb  
NC  
DQd  
DQd  
DQd  
DQd  
DQa  
DQa  
DQPa  
NC  
DQb  
DQb  
DQb  
DQb  
CE2  
CE#  
SA  
SA  
NC/SA*  
SA  
*
Pin 50 is reserved for address expansion.  
** No Connect (NC) is used on the x32 version. Parity (DQPx) is used on the x36 version.  
2Mb: 128K x 18, 64K x 32/36 Flow-Through SyncBurst SRAM  
MT58L128L18F.p65 – Rev. 6/99  
Micron Technology, Inc., reserves the right to change products or specifications without notice.  
1999, Micron Technology, Inc.  
3
1234567...17

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