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Datasheet > 电信电路 > 编解码器> MSM7566GS-K
MSM7566GS-K PDF预览

MSM7566GS-K

更新时间： 2024-01-18 01:50:37
品牌 Logo 应用领域
冲电气 - OKI 解码器编解码器电信集成电路电信电路光电二极管PC
页数 文件大小 规格书
19页 177K
描述
Single Rail CODEC

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MSM7566GS-K 技术参数

生命周期：Obsolete零件包装代码：TSOP
包装说明：TSOP2,针数：20
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.84Is Samacsys：N
压伸定律：MU-LAW滤波器：YES
JESD-30 代码：R-PDSO-G20长度：17.14 mm
功能数量：1端子数量：20
工作模式：SYNCHRONOUS最高工作温度：85 °C
最低工作温度：-30 °C封装主体材料：PLASTIC/EPOXY
封装代码：TSOP2封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE认证状态：Not Qualified
座面最大高度：1.2 mm标称供电电压：3 V
表面贴装：YES技术：CMOS
电信集成电路类型：PCM CODEC温度等级：OTHER
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL宽度：7.62 mm
Base Number Matches：1

MSM7566GS-K 数据手册

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¡ Semiconductor  
MSM7566/7567  
ABSOLUTE MAXIMUM RATINGS  
Parameter  
Power Supply Voltage  
Analog Input Voltage  
Digital Input Voltage  
Storage Temperature  
Symbol  
VDD  
Condition  
Rating  
Unit  
V
—
—
—
—
0 to 7  
VAIN  
–0.3 to VDD + 0.3  
–0.3 to VDD + 0.3  
–55 to +150  
V
VDIN  
TSTG  
V
°C  
RECOMMENDED OPERATING CONDITIONS  
Parameter  
Power Supply Voltage  
Operating Temperature  
Analog Input Voltage  
Symbol  
VDD Voltage must be fixed  
Ta  
Condition  
Min.  
Typ.  
3.0  
Max.  
Unit  
V
2.7  
–30  
—
3.8  
+85  
1.4  
—
+25  
—
°C  
VAIN Connect AIN– and GSX  
VPP  
Input High Voltage  
Input Low Voltage  
VIH  
0.45 ¥ VDD  
—
—
VDD  
V
V
XSYNC, RSYNC, BCLOCK,  
PCMIN, PDN, TMC  
VIL  
0
0.16 ¥ VDD  
64, 128, 256, 512, 1024,  
2048, 96, 192, 384, 768,  
1536, 1544, 200  
Clock Frequency  
FC  
BCLOCK  
kHz  
Sync Pulse Frequency  
Clock Duty Ratio  
FS  
DC  
tIr  
XSYNC, RSYNC  
6.0  
40  
8.0  
50  
—
—
—
—
—
—
—
—
—
—
—
—
—
—
10.0  
60  
kHz  
%
BCLOCK  
Digital Input Rise Time  
Digital Input Fall Time  
XSYNC, RSYNC, BCLOCK,  
PCMIN, PDN, TMC  
—
50  
ns  
tIf  
—
50  
ns  
tXS  
tSX  
tRS  
tSR  
BCLOCKÆXSYNC, See Timing Diagram  
XSYNCÆBCLOCK, See Timing Diagram  
BCLOCKÆRSYNC, See Timing Diagram  
RSYNCÆBCLOCK, See Timing Diagram  
100  
100  
100  
100  
1 BCLK  
100  
100  
0.5  
—
ns  
Transmit Sync Pulse Setting Time  
Receive Sync Pulse Setting Time  
—
ns  
—
ns  
—
ns  
Sync Pulse Width  
PCMIN Set-up Time  
PCMIN Hold Time  
tWS XSYNC, RSYNC  
100  
—
ms  
ns  
tDS  
tDH  
—
—
—
ns  
RDL Pull-up resistor  
—
kW  
pF  
Digital Output Load  
CDL  
Voff  
—
—
—
100  
+100  
+10  
1.0  
Transmit gain stage, Gain = 1  
Transmit gain stage, Gain = 10  
XSYNC, RSYNC, BCLOCK  
–100  
–10  
—
mV  
mV  
ms  
Analog Input Allowable DC Offset  
Allowable Jitter Width  
8/19  
1...567891011...19

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