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MPC99J93FAR2

更新时间： 2024-11-21 21:14:11

品牌	Logo	应用领域
摩托罗拉 - MOTOROLA		驱动逻辑集成电路
页数	文件大小	规格书
8页	210K
描述
PLL Based Clock Driver, 5 True Output(s), 0 Inverted Output(s), PQFP32, PLASTIC, LQFP-32

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MPC99J93FAR2 技术参数

是否Rohs认证：	不符合	生命周期：	Transferred
包装说明：	PLASTIC, LQFP-32	Reach Compliance Code：	unknown
HTS代码：	8542.39.00.01	风险等级：	5.79
输入调节：	DIFFERENTIAL MUX	JESD-30 代码：	S-PQFP-G32
长度：	7 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
功能数量：	1	反相输出次数：
端子数量：	32	实输出次数：	5
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	LQFP
封装形状：	SQUARE	封装形式：	FLATPACK, LOW PROFILE
传播延迟（tpd）：	1.8 ns	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.08 ns	座面最大高度：	1.6 mm
最大供电电压 (Vsup)：	3.465 V	最小供电电压 (Vsup)：	3.135 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子形式：	GULL WING
端子节距：	0.8 mm	端子位置：	QUAD
宽度：	7 mm	最小 fmax：	100 MHz
Base Number Matches：	1

MPC99J93FAR2 数据手册

MOTOROLA

Order Number: MPC99J93/D

Rev 1, 08/2003

SEMICONDUCTOR TECHNICAL DATA

MPC99J93

Product Preview

Intelligent Dynamic Clock

Switch (IDCS) PLL Clock

Driver

The MPC99J93 is a PLL clock driver designed specifically for redun-

dant clock tree designs. The device receives two differential LVPECL

clock signals from which it generates 5 new differential LVPECL clock

outputs. Two of the output pairs regenerate the input signals frequency

and phase while the other three pairs generate 2x, phase aligned clock

outputs.

FA SUFFIX

32--LEAD LQFP PACKAGE

CASE 873A

Features:

• Fully Integrated PLL

• Intelligent Dynamic Clock Switch

• LVPECL Clock Outputs

• LVCMOS Control I/O

• 3.3V Operation

• 32--Lead LQFP Packaging

Functional Description

The MPC99J93 Intelligent Dynamic Clock Switch (IDCS) circuit continuously monitors both input CLK signals. Upon detection

of a failure (CLK stuck HIGH or LOW for at least 1 period), the INP_BAD for that CLK will be latched (H). If that CLK is the primary

clock, the IDCS will switch to the good secondary clock and phase/frequency alignment will occur with minimal output phase

disturbance. The typical phase bump caused by a failed clock is eliminated. (See Application Information section).

PLL_En

Clk_Selected

Inp1bad

Inp0bad

Man_Override

Dynamic Switch

Logic

Qb0

Alarm_Reset

Qb1

Sel_Clk

CLK0

CLK1

Qb2

÷2

÷4

PLL

Qa0

Ext_FB

200 -- 360 MHz

Qa1

Figure 1. Block Diagram

This document contains information on a product under development. Motorola reserves the right to change or discontinue this product without notice.

E Motorola Inc. 2003

MOTOROLA TIMING SOLUTIONS

12 3 4 5 6 7 8

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型号	品牌	获取价格	描述	数据表
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MPCC-2-16-2-L-44-70.00-D-NUS	SAMTEC	获取价格	Cable Assembly, 14AWG,
MPCC-2-16-2-L-44-98.40-S	SAMTEC	获取价格	Board Connector, 20 Contact(s), 4 Row(s), Female, Crimp Terminal,
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MPCC-2-16-2-L-46-95.00-S	SAMTEC	获取价格	Board Connector, 20 Contact(s), 4 Row(s), Female, Crimp Terminal,
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